在高速通信链路的训练期间减小电源噪声的方法和系统的制作方法
【专利摘要】用于在高速通信链路的训练期间减小平台的电源噪声的方法和系统，在本发明的一个实施例中，设备具有针对一个或者多个通信链路中的每一个通信链路交错比特锁模式的逻辑单元和针对一个或者多个通信链路中的每一个通信链路加扰训练序列的逻辑单元。这样做可以去除反噪声电路的需求，进而减小设备的硅的区域和功率。进一步，通过在物理层使得逻辑单元促进通信链路的训练，消除了为了偏移谐振频率而重新设计设备的包的需求。
【专利说明】在高速通信链路的训练期间减小电源噪声的方法和系统
【技术领域】
[0001]本发明涉及通信链路，具体地但非排外地涉及在高速通信链路的训练期间减小电源噪声影响的方法和系统。
【背景技术】
[0002]设备或者代理经常使用一个或者多个通信链路或者通路以非常高的数据速率进行通信。在训练阶段期间使用比特锁模式和同时在所有通路上发送的训练序列来配置通信链路。
[0003]然而，当通信链路在训练阶段期间以高速运行时，这些模式的重复频率可能引起谐波中的一个匹配数据包频率，并且引起的谐振会增加电源噪声。
【专利附图】
【附图说明】
[0004]从下面的主题的详细说明中，本发明的实施例的特征和优点将变得明显，其中:
[0005]图1示出了根据本发明一个实施例的平台的框图。
[0006]图2示出了根据本发明一个实施例的两个通信地耦合的设备的结构层。
[0007]图3示出了根据本发明一个实施例的状态机。
[0008]图4示出了根据本发明一个实施例的训练阶段的时间图表。
[0009]图5示出了根据本发明一个实施例的实现本文公开的方法的系统。
【具体实施方式】
[0010]在此描述的本发明的实施例视为示例的方式而并不视为限制于附图的方式。为了示图的简明性和清楚性，附图示出的元件不是必须按比例绘制。例如，为了清楚起见，一些元件的尺寸相对于其它元件可能被放大。进一步，在适当考虑的情况下，在多个附图中重复附图标记来指示相应的或者相似的元件。说明书中提及的本发明的“一种实施例”或者“一个实施例”意指结合实施例所描述的特殊特征、结构或者特性被包含在本发明的至少一个实施例中。因此，在遍及整个说明书的各个位置中出现的词语“在一种实施例中”未必都指相同的实施例。
[0011]本发明的实施例提供了一种用于在高速通信链路的训练期间减小平台的电源噪声的方法和系统。平台中的设备使用的通信链路包含但不限于串行、并行、半双工和全双工通信链路等等。在本发明的一个实施例中，设备具有用于针对一个或者多个通信链路中的每一个通信链路交错比特锁模式以及针对一个或者多个通信链路中的每一个通信链路加扰训练序列的逻辑单元。在本发明的一个实施例中，利用比特锁模式通过训练序列的按位XOR运算来执行训练序列的加扰。
[0012]通信链路中的信号类型包括但是不限于单端信号、低压差分信号(LVDS)和任何其它形式的信号。在本发明的一个实施例中，所有通信链路都同时被训练。在本发明的另一实施例中，将通信链路编成一个或者多个组，并且这些组可同时或者不同时被训练。[0013]图1示出了根据本发明一个实施例的平台的框图100。平台包括但不限于桌上型电脑、膝上电脑、上网本、平板电脑、笔记本电脑、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算设备、因特网设备或者任何其它种类的计算设备。
[0014]在本发明的一个实施例中，平台100具有设备1110、设备2120、设备3130、设备4140、存储器模块1150和存储器模块2160。设备1110与设备2120通过两条通信链路或者通路112和114相耦合。设备1110通过通信链路112将信息发送给设备120并且通过通信链路114从设备120接收信息。设备1110与设备3130也通过两条通信链路122和124相耦合，且设备2120与设备3130通过两条通信链路132和134相耦合。设备3130和设备4140也通过两条通信链路142和144相耦合。
[0015]在本发明的一个实施例中，设备1110与存储器模块1150通过两条通信链路152和154相耦合。类似地，在本发明的一个实施例中，设备2120与存储器模块2160通过两条通信链路162和164相耦合。在本发明的一个实施例中，设备1110和设备2120具有集成的存储器主机控制器，以分别用来与存储器模块1150和存储器模块2160通信。
[0016]通信链路112、114、122、124、132、134、142、144、152、154、162 和 164 包括但不限于数据信号信道、时钟信号信道、控制信号信道、地址信号等等。在本发明的一个实施例中，通信链路 112、114、122、124、132、134、142、144、152、154、162 和 164 的方向或流都是可编程的或者可配置的。例如，在本发明的一个实施例中，通信链路112的一个或者多个信道可被编程为从设备2120流向设备1110。类似地，通信链路114的一个或者多个信道可被编程为从设备1110流向设备2120。
[0017]在本发明的一个实施例中，当训练通信链路112、114、122、124、132、134、142、144、152、154、162和164时，设备1-4110、120、130和140以及存储器模块1-2150和160中的每一个具有用于减小电源噪声的逻辑单元。例如，在本发明的一个实施例中，在通信链路112的训练阶段期间，设备1110具有针对通信链路112的一个或者多个信道或者通路中的每一个来交错比特锁模式和针对通信链路112的一个或者多个信道或者通路中的每一个来加扰训练序列的能力。在本发明的一个实施例中，设备1110可以选择通信链路112中的一个或者多个信道来进行训练。
[0018]在本发明的一个实施例中，在每个单元间隔(UI)期间，通过在通信链路112的一个或者多个信道或者通路上发送旋转的比特锁模式，设备1110针对通信链路112的一个或者多个信道或者通路中的每一个来交错比特锁模式。设备2120具有针对通信链路112的一个或者多个信道或者通路中的每一个来接收交错的比特锁模式和针对通信链路112的一个或者多个信道或者通路中的每一个来解扰训练序列的逻辑单元。
[0019]在本发明的一个实施例中，针对设备1110和设备2120描述的逻辑单元出现在设备3130、设备4140和存储器模块1-2150和160中。所属领域的普通技术人员将容易意识到设备3130、设备4140和存储器模块1-2150和160中的逻辑单元的操作，且通信链路112、114、122、124、132、134、142、144、152、154、162 和 164 的训练将不在此描述。
[0020]在本发明的一个实施例中，通信链路112、114、122、124、132、134、142、144、152、154、162和164至少部分操作在但不限于Intel?快速通道互连(QPI)、外设部件互连(PCI)高速接口、Intel?调节的存储器互连(SMI)等等。设备1-4110、120、130和140包括但不限于处理器、控制器、输入/输出(I/O)集线器等等。存储器模块1-2150和160包括但不限于缓冲的存储器模块等等。
[0021]平台100的配置用作为本发明的一个实施例的说明但并不意在限制于此。所属领域的普通技术人员将容易意识到在不影响本发明的工作方式的情况下，可以使用平台100的其它配置，在这里将不描述其它配置。例如，在本发明的一个实施例中，平台100具有一个或者多个外围逻辑模块。
[0022]图2示出了根据本发明一个实施例的两个通信地耦合的设备或代理的结构层200。在本发明的一个实施例中，为了示图的清楚性，结构层200至少部分符合Intel? QPI。设备1210具有协议层211、传输层212、路由层213、链路层214和物理层215。类似地，设备2220具有协议层221、传输层222、路由层223、链路层224和物理层225。设备1210通过物理层215中的传输(TX)逻辑单元216向设备2220的物理层225中的接收(RX)逻辑单元227发送信息。
[0023]在本发明的一个实施例中，设备1210和设备2220具有物理层215和225中的逻辑单元，所述逻辑单元促进通信链路230和232的训练从而允许减少电源噪声。这样做可以去除反噪声电路的需求，进而减小设备的硅的区域和功率。进一步，通过在物理层215和225中具有逻辑单元以促进通信链路230和232的训练，消除了为了偏移谐振频率而重新设计设备的包的需求。
[0024]在本发明的一个实施例中，物理层215和225之间的通信链路230和232是有线的。有线包括但不限于互连电缆或电线、印刷电路板(PCB)电迹线等等。通信链路230和232可意指物理上不同的连接(即TX逻辑单元和RX逻辑单元之间的单向连接)或者相同的连接(即TX逻辑单元和RX逻辑单元之间的双向连接)，其中TX逻辑单元和RX逻辑单元的角色在两端之间替换。
[0025]在本发明的一个实施例中，链路层214和224确保设备1210和设备2220之间的信息的可靠传输和流量控制。在本发明的一个实施例中，链路层214和224具有用于在设备1210和设备2220之间实现同步机制的逻辑单元。路由层213和223提供用于指引数据包通过本发明的一个实施例中的结构的框架。传输层212和222提供高级路由能力，包括但不限于端到端数据传输。
[0026]在本发明的一个实施例中，协议层211和221具有在设备1210和设备2220之间交换数据包的高级规则集。图2示出的结构层200不意味着被限制于此，且所属领域的普通技术人员将容易意识到在不影响本发明的工作方式的情况下，可使用结构层200的其它配置。例如，在本发明的一个实施例中，只要将一个设备装配为发送和从另一个设备接收适当的模式，通信链路任一侧的设备可具有任何层排列。在本发明的另一个实施例中，传输层212和224不是结构层200的一部分。当设备1210和设备2220使用另一个通信协议时，所属领域的普通技术人员将容易意识到如何至少部分基于结构层200来修改另一个通信协议的结构层并且在本文中将不描述所述修改。
[0027]图3示出了根据本发明一个实施例的状态机300。为了示图的清楚性，参考图1和图2来讨论图3。图3示出了在本发明的一个实施例中发送设备和/或接收设备的训练阶段期间的状态。为了示图的清楚性，在图3中未示出在状态机300中可能有的其它状态。
[0028]在本发明的一个实施例中，状态机300在物理层215和225中实现。在本发明的另一个实施例中，状态机300在链路层214和224中实现。在本发明的再一个实施例中，状态机300在设备1210和设备2220中的固件或者软件或者两者的任意组合中实现。所属领域的普通技术人员将容易意识到，在不影响本发明的工作方式的情况下，状态机300可在设备或者平台的任何配置或者形式中实现。
[0029]在本发明的一个实施例中，平台100中的发送设备和接收设备具有用于根据状态机300来操作的逻辑单元。状态机300促进通信链路230和232的训练以允许减少电源噪声。在本发明的一个实施例中，状态机300具有重设状态310、轮询比特锁状态320、轮询通路抗扭斜状态320、轮询参数(Params)状态340、配置状态350和回送(loopback)状态360。图3示出了在本发明的一个实施例中发送设备和/或接收设备的训练阶段期间的状态。
[0030]在可选的重设状态310中，设备进入重设模式，并且所有设置都设为它们的缺省值或者初始值。在本发明的一个实施例中，设备的设置的缺省值或初始值为可编程的。例如，在本发明的一个实施例中，设备的缺省设置可通过改变用于保存设备的缺省设置的寄存器的值来编程。
[0031]当设备处于训练或者重新训练阶段，其进入轮询比特锁状态320。在本发明的一个实施例中，在每个单元间隔(UI)期间，通过在通信链路的一个或者多个信道或者通路上发送旋转的比特锁模式，发送设备针对与接收设备的通信链路的一个或者多个信道或者通路中的每一个来交错比特锁模式。在本发明的一个实施例中，发送设备针对与接收设备的通信链路的一个或者多个信道或者通路中的每一个来加扰训练序列。在本发明的一个实施例中，接收设备接收针对与发送设备的通信链路的一个或者多个信道或者通路中的每一个的交错的比特锁模式，并且接收设备针对通信链路的一个或者多个信道或者通路中的每一个来解扰训练序列。
[0032]当设备接收到接收(Rx)带内重设315请求时，设备从轮询比特锁状态320转变到重设状态310。在本发明的一个实施例中，基于定时器或者计数器，设备从轮询比特锁状态320转变到轮询通路抗扭斜状态330。在轮询通路抗扭斜状态330，接收设备执行与发送设备的通信链路的抗扭斜。当设备接收到初始化中止请求或者Rx带内重设请求302时，设备从轮询通路抗扭斜状态330转变到重设状态310。
[0033]当存在至少一个优质接收通路或链路335时，设备从轮询通路抗扭斜状态330转变到轮询参数状态340。在轮询参数状态340，设备获得相关参数以配置通信链路。参数包括但不限于数据转移速率、发送功率、接收机灵敏度和配置通信链路所需的其它参数。当设备接收到初始化中止请求或者Rx带内重设请求302时，设备从轮询参数状态340转变到重设状态310。
[0034]在本发明的一个实施例中，通过从轮询参数状态340转变到可选的回送状态360，设备可被配置用于回送。在回送中，一侧担任主设备以发送加扰的训练序列，而另一侧担任从设备以在任何比特边界将序列回送。在本发明的一个实施例中，这是在主设备处重新同步回送报头的一种简单的方式。在本发明的一个实施例中，除了将模式回送之外，从设备还检查或者校验该模式。在设备完成轮询参数之后，设备从轮询参数状态340转变到配置状态350。在本发明的一个实施例中，在配置状态350，使用参数来配置设备。
[0035]状态机300不意在是受限制的，且在不影响本发明的工作方式的情况下，可使用状态机300的其它配置。例如，在本发明的另一个实施例中，在需要时，可以将更多状态加入到状态机300中。在本发明的另一个实施例中，一些状态可被组合。
[0036]图4示出了根据本发明一个实施例的训练阶段的时间图表400。为了示图的清楚性，示出了四条通信链路或者通路0410、1420、2430和3410。在本发明的其它实施例中，可以有多于或少于四条的通信通路。
[0037]在本发明的一个实施例中，训练阶段具有比特锁阶段402和训练序列(TS)抗扭斜阶段404。在比特锁阶段402，发送设备发送在通信通路0410、1420、2430和3410之间交错的字节锁模式412。在本发明的一个实施例中，字节锁模式412为已知的或者预定的序列。例如，在本发明的一个实施例中，字节锁模式412为使用种子生成的PRBS序列。所属领域的普通技术人员将容易意识到如何生成PRBS序列，此处将不会描述。
[0038]在本发明的一个实施例中，为了针对通信通路0410、1420、2430和3410中的每一条通路生成相同的字节锁模式412，使用相同的种子来生成PRBS序列作为字节锁模式412。发送设备确保在每个用户间隔(UI)期间，仅在通信通路0410、1420、2430和3410中的一条通路上发送字节锁模式412。例如，在本发明的一个实施例中，在从0Π到24Π的间隔期间，仅在通信通路0410上发送字节锁模式412。在本发明的一个实施例中，这允许在不同通路之间共享同一个逻辑单元。
[0039]通信通路1420、2430和3410可分别发送字节锁模式421、431和441。在从24UI到48Π的间隔期间，仅在通信通路1420上发送字节锁模式412。在从48Π到72Π的间隔期间，仅在通信通路2430上发送字节锁模式412。在从72Π到96Π的间隔期间，仅在通信通路3440上发送字节锁模式412。
[0040]字节锁406示出了通过接收设备获得比特锁所需的时间。在本发明的一个实施例中，在接收设备进行比特锁之后，发送设备发送加扰的训练序列。在本发明的一个实施例中，抗扭斜训练序列0^_抗扭斜)414、416、424、434、444示出了加扰的训练序列。
[0041]图5示出了根据本发明一个实施例实现本文揭示的方法的系统500。系统500包括但不限于:桌上型电脑、膝上电脑、上网本、笔记本电脑、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算设备、因特网设备或者任何其它种类的计算设备。在其它实施例中，用来实现本文揭示的方法的系统500可以为片上系统(SOC)系统或者系统级封装(SIP)系统。
[0042]处理器510具有执行系统500的指令的处理核512。处理核512包括但不限于:用于读取指令的预先读取逻辑单元、用于解码指令的解码逻辑单元、用于执行指令的执行逻辑单元等等。处理器510具有用于缓存系统500的指令和/或数据的缓存存储器516。在本发明的另一实施例中，缓存存储器516包括但不限于:处理器510内的一级、二级、三级、缓存存储或者缓存存储器的任何其它配置。
[0043]存储器控制集线器(MCH) 514执行使处理器510能够存取存储器530以及与存储器530通信的功能，存储器530包括易失存储器532和/或非易失存储器534。易失存储器532包括但不限于:同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其它种类的随机存取存储器设备。非易失存储器534包括但不限于:NAND闪存、相位改变存储器(PCM)、只读存储器(ROM)、电可擦除可编程只读存储器 (EEPROM)或者任何其它种类的非易失存储器设备。
[0044]存储器530存储要由处理器510执行的信息和指令。在处理器510正执行指令的同时存储器530也可存储暂时变量或者其它中间信息。芯片集520通过点到点(PtP)接口517和522与处理器510连接。芯片集520使处理器510能够与系统500中的其它模块连接。在本发明的一个实施例中，接口 517和522根据PtP通信协议进行操作，例如Intel?快速通道互联(QPI)等等。芯片集520连接到显示设备540，显示设备540包括但不限于液晶显示器(LCD)、阴极射线管(CRT)显示器或者任何其它形式的视觉显示设备。
[0045]另外，芯片集520连接到一个或者多个总线550和560，总线550和560互连各种模块574、580、582、584和586。如果存在总线速度或者通信协议不匹配，则总线550和560可经由总线桥572互连在一起。芯片集520与非易失存储器580、大容量存储设备582、键盘/鼠标584和网络接口 586相耦合(但不限于这些设备)。大容量存储设备582包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪存驱动器或者任何其它形式的计算机数据存储介质。使用众所周知的任何种类的网络接口标准来实现网络接口 586，所述网络接口标准包括但不限于以太网接口、通用串行总线(USB)接口、外设部件互连(PCI)快速接口、无线接口和/或任何其它适合种类的接口。无线接口根据(但不限于)IEEE802.11标准和其相关族、Home Plug AV(HPAV)、超宽带(UWB)、蓝牙、WiMax或者任何形式的无线通信协议来操作。
[0046]虽然图5示出的模块被描绘作为系统500内分开的框，但这些框中的一些框执行的功能可集成在单个半导体电路内或者可使用两个或者多个分开的集成电路来实现。例如，尽管缓存存储器516被描绘作为处理器510中分开的框，但缓存存储器516可分别合并到处理器核512中。在本发明的另一个实施例中，系统500可包括多于一个的处理器/处理核。
[0047]本文揭示的方法可实现在硬件、软件、固件或者其任意其它组合中。尽管描述了所揭示的主题的实施例的例子，但所属领域普通技术人员可容易意识到，可替代使用许多实现所揭示的主题的其它方法。在前面的说明书中已经描述了所揭示的主题的多个方面。出于解释的目的，为了提供对主题的透彻理解，阐述了特定数字、系统和配置。然而，对于具有本公开内容的益处的所属领域技术人员显而易见的是，可以在没有特定细节的情况下实施该主题。在其它例子中，为了不使揭示的主题晦涩，省略、简化、组合或者分割众所周知的特征、组件或者模块。
[0048]这里使用的术语“可操作的”意指当设备或者系统处于断电状态时，设备、系统、协议等能够操作或者适于操作来实现其所期望的功能。所揭示的主题的各个实施例可实现在硬件、固件、软件或者它们的组合中，以及可通过涉及或者结合程序代码来加以描述，所述程序代码例如是指令、功能、过程、数据结构、逻辑单元、应用程序、设计表示或者模拟形式、仿真以及机器访问时引起机器执行任务的、定义摘要数据类型或者低等级硬件上下文或者产生结果的设计结构。
[0049]可使用在一个或者多个计算设备(例如通用目的计算机或者计算设备)上存储和执行的代码和数据来实现附图示出的技术。这种计算设备使用机器可读介质(例如，机器可读存储介质(例如，磁盘、光盘、随机存取存储器、只读存储器、闪存设备、相位改变存储器)和机器可读通信介质(例如电的、光的、声学的或者传播信号的其它形式，例如，载波、红外信号、数字信号等))来存储和传递(在内部和在网络上与其它计算设备)代码和数据。[0050]虽然所揭示的主题已经参考图示实施例来描述，但本说明书并不旨在被解释为限制的意义。对本领域技术人员来说显而易见的是，所示出的实施例的各种修改以及与所揭示的主题相关的主题的其它实施例被视为在所揭示的主题的范围之内。
【权利要求】
1.一种装置，包括: 逻辑单元，用于: 针对一个或者多个通信链路中的每个通信链路交错比特锁模式；以及 针对所述一个或者多个通信链路中的每个通信链路加扰训练序列。
2.如权利要求1所述的装置，其中所述针对一个或者多个通信链路中的每个通信链路交错比特锁模式的逻辑单元用于: 在每个单元间隔(UI)期间仅在所述一个或者多个通信链路中的一个通信链路上发送所述比特锁模式。
3.如权利要求1所述的装置，其中所述比特锁模式是具有已知种子的伪随机二进制序列(PBRS)，以及其中所述针对一个或者多个通信链路中的每个通信链路加扰训练序列的逻辑单元用于利用交错的比特锁模式来执行所述训练序列的按位XOR运算。
4.如权利要求1所述的装置，其中所述训练序列是抗扭斜训练序列。
5.如权利要求1所述的装置，其中所述一个或者多个通信链路根据快速通道互连(QPI)、外设部件高速互连(PCIe)和可调节的存储器互连(SMI)中的一个来进行操作。
6.如权利要求1所述的装置，其中所述一个或者多个通信链路包括串行、并行、半双工和全双工通信链路中的一个。
7.如权利要求1所述的装置，其中所述装置是处于回送模式的主设备，以及其中所述逻辑单元进一步用于: 对所接收的加扰的训练序列重新抗扭斜，以在任意单元间隔(UI)边界处被回送。
8.一种装置，包括: 逻辑单元，用于: 针对一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式；以及 针对所述一个或者多个通信链路中的每一个通信链路解扰训练序列。
9.如权利要求8所述的装置，其中所述用于针对一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式的逻辑单元用于在所述一个或者多个通信链路的训练期间针对所述一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式。
10.如权利要求8所述的装置，其中所述用于针对一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式的逻辑单元用于在每个单元间隔(UI)期间仅在所述一个或者多个通信链路中的一个通信链路上接收所述比特锁模式。
11.如权利要求8所述的装置，其中所述比特锁模式是具有已知种子的伪随机二进制序列(PBRS)。
12.如权利要求8所述的装置，其中所述训练序列是抗扭斜训练序列。
13.如权利要求8所述的装置，其中所述一个或者多个通信链路根据快速通道互连(QPI)、外设部件高速互连(PCIe)和可调节的存储器互连(SMI)中的一个来进行操作。
14.如权利要求8所述的装置，其中所述一个或者多个通信链路包括串行、并行、半双工和全双工通信链路中的一个。
15.如权利要求8所述的装 置，其中所述装置是处于回送模式的从设备，以及其中所述逻辑单元进一步检查所接收的加扰的训练序列是否被正确接收。
16.如权利要求8所述的装置，其中所述装置是处于回送模式的从设备，以及其中所述逻辑单元进一步用于在所述一个或者多个通信链路的每一个通信链路上在任意单元间隔(UI)边界处对所接收的加扰的训练序列进行回送。
17.—种方法,包括: 针对一个或者多个通信链路中的每一个通信链路交错比特锁模式；以及 针对所述一个或者多个通信链路中的每一个通信链路加扰训练序列。
18.如权利要求17所述的方法，其中针对一个或者多个通信链路中的每一个通信链路交错比特锁模式包括: 在每个单元间隔(UI)期间，仅在所述一个或者多个通信链路中的一个通信链路上发送所述比特锁模式。
19.如权利要求17所述的方法，其中所述比特锁模式是具有已知种子的伪随机二进制序列(PBRS)，以及其中针对所述一个或者多个通信链路中的每一个通信链路加扰所述训练序列包括利用交错的比特锁模式执行所述训练序列的按位XOR运算。
20.如权利要求17所述的方法，其中所述训练序列是抗扭斜训练序列。
21.如权利要求17所述的方法，其中所述一个或者多个通信链路根据快速通道互连(QPI)、外设部件高速互连(PCIe)和可调节的存储器互连(SMI)中的一个来进行操作。
22.如权利要求17所述的方法，进一步包括: 对所接收的加扰的训练序列重新抗扭斜以在任意单元间隔(UI)边界处被回送。
23.—种方法,包括: 针对一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式；以及 针对所述一个或者多个通信链路中的每一个通信链路解扰训练序列。
24.如权利要求23所述的方法，其中针对一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式包括: 在所述一个或者多个通信链路的训练期间针对所述一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式。
25.如权利要求23所述的方法，其中针对一个或者多个通信链路中的每一个通信链路接收交错的比特锁模式包括: 在每个单元间隔(UI)期间仅在所述一个或者多个通信链路中的一个通信链路上接收所述比特锁模式。
26.如权利要求23所述的方法，其中所述比特锁模式是具有已知种子的伪随机二进制序列(PBRS)。
27.如权利要求23所述的方法，其中所述训练序列是抗扭斜训练序列。
28.如权利要求23所述的方法，其中所述一个或者多个通信链路根据快速通道互连(QPI)、外设部件高速互连(PCIe)和可调节的存储器互连(SMI)中的一个来进行操作。
29.如权利要求23所述的方法，还包括:检查所接收的加扰的训练序列是否被正确接收。
30.如权利要求23所述的方法，还包括:检查在所述一个或者多个通信链路中的每一个通信链路上在任意单元间隔(UI)边界处对所接收的加扰的训练序列进行回送。
【文档编号】H04L29/02GK103918237SQ201180073761
【公开日】2014年7月9日 申请日期:2011年9月30日 优先权日:2011年9月30日
【发明者】V·伊耶, S·乔杜里, S·张 申请人:英特尔公司