专利名称：用于10gepon或xg-pon olt或onu serdes的通用接口方法
技术领域：
本发明涉及光纤通信领域，具体说是用于10GEP0N或XG-PON OLT或ONU SERDES 的通用接口方法。尤指用于10GEP0N和XG-PON系统的关键接口部件——IOG SERDES (Serializer-Deserializer，串联/解串器，亦称为并串行与串并行转换器，或串化器/并化器)的通用接口方法。
背景技术：
以太网无源光网络(EPON)是利用无源光网络(PON)的拓扑结构实现承载多种业务的以太网信号传输的一种网络形式。采用点到多点结构，无源光纤传输方式，在以太网上提供多种业务。目前，IP/Ethernet应用占到整个局域网通信的90%以上，EPON由于使用上述经济而高效的结构，从而成为连接接入网最终用户的一种有效的通信方法。作为EPON的演进技术，10GEP0N与现有的EPON相比具有明显的技术优势，具体体现在更高的传输速率、 更高的分路比、更强的组网能力以及更好的兼容性。类似的，吉比特无源光网络(GPON)也是采用点到多点的无源光纤传输方式来传送多业务数据，与EPON的区别在于，采用了 GFP (通用帧协议)，能将任何类型和任何速率的业务(Ethernet、TDM、ATM等)进行原有格式封装后经由PON传输，是光接入网络一种全新的有效的解决方案。同样的，作为GPON的演进技术，XG-PON与现有的GPON相比也具有明显的技术优势。一套典型的GEP0N/GP0N系统由位于局端的光线路终端(OLT)和若干个位于远端的光网络单元(ONU)组成，OLT和ONU之间由无源光分配网(0DN)连接，采用点到多点 (P2MP)的拓扑结构，见图I。在OLT和ONU设备中，PON MAC芯片用于实现PON MAC层协议， PMD层(物理介质相关子层)功能由两端的光收发模块实现，串联/解串器SERDES用于连接 PON MAC层核心芯片和光收发模块(即图2中的光模块)，主要实现PMA层(物理介质连接子层)的功能，如串并转换、时钟恢复等功能。见图2。对于IOGEPON和XG-PON系统的OLT或ONU，SERDES与光模块一侧的接口都是 1.25G、2. 5G或IOG的高速串行接口，并且很多电路的工作原理是相同或相似的，所以存在开发统一接口的可能性。但是OLT或ONU的SERDES (10G SERDES)与PON MAC芯片的接口是并行接口，不同的系统之间是有差异的。对于10GEP0N设备(0LT或0NU)，有对称和非对称等两种形态，上行/下行速率分别为lOGbps/lOGbps和10Gbps/l. 25Gbps，对于IOG的传送速率，并行接口宽度是16Bit，对于I. 25G的传送速率，并行接口是IOBit的TBI (Ten-Bit-interface)接口。对于XG-PON设备(0LT或0NU)，有XG-P0N1和XG-P0N2两种形态，上行/下行速率分别为10Gbps/2. 5Gbps和lOGbps/lOGbps，对于IOG的传送速率，并行接口宽度是16Bit, 对于2. 5G的传送速率，并行接口宽度是8Bit。为了实现IOG SERDES在两种不同系统(10GEP0N和XG-P0N)、两种不同设备(0LT和0NU)中的兼容，开发一种通用接口方法就成为必然的选择。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供用于10GEP0N或XG-PON OLT 或ONU SERDES的通用接口方法，提供IOG SERDES与不同的PON MAC之间的一种通用接口， 使得SERDES可以在不同的系统和设备中得到应用。为达到以上目的，本发明采取的技术方案是
用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，其特征在于，包括两个步骤接口功能定义，以及根据接口功能定义设计通用的SERDES接口模块，
接口功能定义具体如下定义10GEP0N和XG-PON系统复用的接口信号，且所有信号均为10GEP0N和XG-PON系统复用，定义的各接口信号分别是
O与光模块的串行接口信号，共有2个，
SIN_3G和S0UT_3G :采用3G的收发电路，用于发送或接收I. 25Gbps和2. 5Gbps的高速
差分信号，
SIN_10G和S0UT_10G :采用IOG的收发电路，用于发送或接收IOGbps的高速差分信号，
2)控制信号，共有8个，
模式选择信号M0DE_SEL :用于10GEP0N或XG-PON模式选择，
OLT或ONU选择信号0LT_0NU_SEL :用于OLT或ONU模式选择，即选择工作于OLT或ONU 方式，
工作速率选择信号RATE_SEL :用于速率选择，
LLEB :线路环回使能控制，
DLEB :诊断环回使能控制，
RESET :复位控制，
TEST_M0DE :设置芯片工作在测试模式下，
TX_EN :发送使能，
通过对控制信号M0DE_SEL、0LT_0NU_SEL和RATE_SEL的设置，实现设置接口的各种工作方式，
3)参考时钟，共有2个，
RX_REFCLK :接收侧参考时钟，在10GEP0N模式下，为644MHz或125MHz，在XG-PON模式下，为 622MHz 或 155MHz，
TX_REFCLK :发送侧参考时钟，在10GEP0N模式下，为644MHz或125MHz，在XG-PON模式下，为 622MHz 或 155MHz,
4)状态指示，共有4个，
TX_L0CK :发送侧锁相环锁定指示，
RX.L0CK :接收侧锁相环锁定指示，
RX.L0S :接收信号丢失指示，
TEST_0K :测试通过指示，用于芯片自动检测完成指示，芯片内部有PRBS发生器及 BERT，在进入测试模式后，进行自检测，检测通过将会给出这个指示，
5 )并行接口数据及时钟信号，共有4个，
6DOUT :并行接口数据输出，
DIN:并行接口数据输入，
RXCLK :并行接口接收侧时钟，
TXCLK :并行接口发送侧时钟，
根据控制信号M0DE_SEL、0LT_0NU_SEL和RATE_SEL的不同，并行接口数据及时钟信号的数据位宽度和频率不同，实现满足不同系统和不同设备的各种要求，
6)串行控制接口信号，用于微机口对SERDES的控制，共有2个，
SDA:串行控制数据线，
SCL :串行控制时钟线。在上述技术方案的基础上，所述根据接口功能定义设计通用的SERDES接口模块中，按接口功能定义将各电路单元划分为接收侧电路、发送侧电路、环回和测试电路以及串行控制接口电路。在上述技术方案的基础上，所述接收侧电路包括IOG接收电路单元10G_RX，3G 接收电路单元3G-RX，以及和10G-RX电路单元、3G-RX电路单元连接的串并转换电路单元 DEMUX，
所述10G-RX电路单元、3G-RX电路单元中包括⑶R电路单元及信号检测电路，
所述CDR电路单元用于锁定相位，从接收到的串行数据中提取串行时钟，并使这个时钟和接收数据同步，对于10GEP0N和XG-PON模式，这部分的电路基本是一致的，区别在于在不同的模式下，REFCLK不同，压控振荡频率VCXO也不同；对于不同的速率，CDR电路单元中的锁相环电路将根据工作模式及速率选择指示，选择相应的压控振荡频率及倍频系数，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各种频率的串行时钟；接收侧锁相环电路锁定后， 则将给出RX_L0CK指示，如果信号检测电路在接收端检测不到信号，将给出RX_L0S指示； DEMUX单元的主要功能是将串行数据转换为并行数据，根据所选择的工作模式及速率， 将会给出8Bit、10Bit、16Bit的并行数据。在上述技术方案的基础上，所述发送侧电路包括10G发送电路单元10G_TX，3G发送电路单元3G-TX，以及和10G-TX电路单元、3G-TX电路单元连接的并串转换电路单元MUX，
10G-TX电路单元、3G-TX电路单元中包括时钟合成单元CMU，对于10GEP0N和XG-PON 模式，串行时钟产生部分的电路基本是一致的，都需要CMU单元来生成串行发送时钟，区别只是在于两种模式下的发送时钟信号TX_REFCLK不同；对于不同的发送速率，时钟电路将根据工作模式及发送速率选择指示，选择相应的压控振荡频率及倍频系数，以得到I. 25G、
2.488G、9. 952GU0. 3125G等各种频率的串行时钟，发送侧锁相环电路锁定后，将给出TX_ LOCK指示；
MUX电路单元完成并行数据到串行数据的变换，根据所选择的工作模式及速率，将会对 8Bit、10Bit、或16Bit的并行数据进行并串转换，转换成串行数据发送出去。在上述技术方案的基础上，所述环回和测试电路包括环回控制电路和测试电路， 环回控制电路通过LLEB和DLEB来控制选择线路环回模式或诊断环回模式；
所述测试电路包括=PRBS发生器和BERT，这部分电路仅在TEST_M0DE为“ I ”时有效；其
中
PRBS发生器，用于产生自测试所需的随机数据输入，在测试模式下，作为并行数据输入，在内部环回后，从DEMUX处输出，
BERT电路设计在DEMUX单元中，将检测PRBS数据在芯片内部环回后的完备性，如果没有出现错误，将给出TEST_0K指示。在上述技术方案的基础上，所述串行控制接口电路serial interface需外接CPU 控制单元，用于通过CPU访问SERDES内置的寄存器，实现对SERDES的控制及状态读写功倉泛，
SCL和SDA 2根信号，分别接CPU控制单元的串行时钟和串行数据管脚。本发明所述的用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，提供 IOG SERDES与不同的PON MAC之间的一种通用接口，使得SERDES可以在不同的系统和设备中得到应用。本发明所述的用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，实现了一种统一的SERDES接口，将专用SERDES的应用场合大大扩展，继承了 SERDES设计中可以共用的部分，方便了 SERDES设计者根据不同需求调整设计的要求。本发明实现了一种通用的SERDES接口模块，将专用SERDES的应用场合大大扩展， 继承了 SERDES设计中可以共用的部分，方便了 SERDES设计者根据不同需求调整设计的要求，通用接口模块可以满足IOGEPON或XG-PON OLT或ONU设备等各种接口方式的要求，且最大限度地做到了信号和功能复用。
本发明有如下附图
图I为PON系统结构图，
图2为SERDES与光模块和PON MAC芯片接口图，
图3为接口功能定义图，
图4为接口功能选择表，
图5为环回测试示意图，
图6为SERDES接口模块结构图。
具体实施例方式以下结合附图对本发明作进一步详细说明。为了解决在不同系统及设备中的兼容性，有以下几个技术问题需要解决
I)任一时刻只能定义为10GEP0N模式或XG-PON模式，两者只能取其一。2)工作于不同模式时，能够根据所用系统和所用设备的不同，选择线路侧发送、接收速率。3)能够根据线路侧不同发送、接收速率选择串并转换后发送、接收数据的位宽，使得转换后的电路接口特性能够适应不同系统及设备的需求，从而保证接口工作的稳定性。4)对于具有相同电气属性的信号应进行复用，使接口定义尽量精简。5)接口应具有较好的可测性，能够适应不同系统和设备的测试要求。本发明所述的用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，涉及 IOGEPON系统中的OLT或0NU，以及XG-PON系统中的OLT或0NU，所述0LT、0NU中均设有串联/解串器SERDES，且所述串联/解串器SERDES尤指IOG SERDES,该方法包括两个步骤 接口功能定义，以及根据接口功能定义设计通用的SERDES接口模块，
接口功能定义具体如下
定义10GEP0N和XG-PON系统复用的接口信号，如图3的接口功能定义图所示，可以看到，所有信号均为10GEP0N和XG-PON系统复用，定义的各接口信号分别是
O与光模块的串行接口信号，共有2个，
SIN_3G和S0UT_3G :采用3G的收发电路，用于发送或接收I. 25Gbps和2. 5Gbps的高速
差分信号，
SIN_10G和S0UT_10G :采用IOG的收发电路，用于发送或接收IOGbps的高速差分信号，
2)控制信号，共有8个，
模式选择信号M0DE_SEL :用于10GEP0N或XG-PON模式选择，
OLT或ONU选择信号0LT_0NU_SEL :用于OLT或ONU模式选择，即选择工作于OLT或ONU 方式，
工作速率选择信号RATE_SEL :用于速率选择，
LLEB :线路环回使能控制，
DLEB :诊断环回使能控制，
RESET :复位控制，
TEST_M0DE :设置芯片工作在测试模式下，
TX_EN :发送使能，
通过对控制信号M0DE_SEL、0LT_0NU_SEL和RATE_SEL的设置，实现设置接口的各种工作方式，具体实施例见图4，
3)参考时钟，共有2个，
RX_REFCLK :接收侧参考时钟，在10GEP0N模式下，为644MHz或125MHz，在XG-PON模式下，为 622MHz 或 155MHz,
TX_REFCLK :发送侧参考时钟，在10GEP0N模式下，为644MHz或125MHz，在XG-PON模式下，为 622MHz 或 155MHz,
4)状态指示，共有4个，
TX_L0CK :发送侧锁相环锁定指示，
RX.L0CK :接收侧锁相环锁定指示，
RX.L0S :接收信号丢失指示，
TEST_0K :测试通过指示，用于芯片自动检测完成指示，芯片内部有PRBS(伪随机二进制序列)发生器及BERT (误码检测电路)，在进入测试模式后，进行自检测，检测通过将会给出这个指示，
5)并行接口数据及时钟信号，共有4个，
DOUT :并行接口数据输出，
DIN:并行接口数据输入，
RXCLK :并行接口接收侧时钟，
TXCLK :并行接口发送侧时钟，
根据控制信号M0DE_SEL、0LT_0NU_SEL和RATE_SEL的不同，并行接口数据及时钟信号的数据位宽度和频率不同，实现满足不同系统和不同设备的各种要求，具体实施例见图4，
6)串行控制接口信号，用于微机口对SERDES的控制，共有2个，
SDA:串行控制数据线，
SCL :串行控制时钟线。在上述技术方案的基础上，所述根据接口功能定义设计的、通用的SERDES接口模块中，其结构如图6所示，按接口功能定义将各电路单元划分为接收侧电路、发送侧电路、 环回和测试电路以及串行控制接口电路。所述接收侧电路包括IOG接收电路单元10G_RX，3G接收电路单元3G-RX，以及和 10G-RX电路单元、3G-RX电路单元连接的串并转换电路单元DEMUX (信号解复接电路)。所述10G-RX电路单元、3G-RX电路单元中包括⑶R电路单元及信号检测电路， 所述CDR电路单元用于锁定相位，从接收到的串行数据中提取串行时钟，并使这个时
钟和接收数据同步，对于10GEP0N和XG-PON模式，这部分的电路基本是一致的，区别在于在不同的模式下，REFCLK不同，压控振荡频率VCXO也不同；对于不同的速率，CDR电路单元中的锁相环电路将根据工作模式及速率选择指示，选择相应的压控振荡频率及倍频系数，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各种频率的串行时钟；接收侧锁相环电路锁定后， 则将给出RX_L0CK指示，如果信号检测电路在接收端检测不到信号，将给出RX_L0S指示； DEMUX单元的主要功能是将串行数据转换为并行数据，根据所选择的工作模式及速率， 将会给出8Bit、10Bit、16Bit的并行数据。所述发送侧电路包括10G发送电路单元10G-TX，3G发送电路单元3G-TX，以及和 10G-TX电路单元、3G-TX电路单元连接的并串转换电路单元MUX (信号复接电路)。10G-TX电路单元、3G-TX电路单元中包括时钟合成单元CMU，TX侧最主要的电路是时钟合成单元CMU，对于10GEP0N和XG-PON模式，串行时钟产生部分的电路基本是一致的，都需要CMU单元来生成串行发送时钟，区别只是在于两种模式下的发送时钟信号TX_ REFCLK不同；对于不同的发送速率，时钟电路将根据工作模式及发送速率选择指示，选择相应的压控振荡频率及倍频系数，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各种频率的串行时钟，发送侧锁相环电路锁定后，将给出TX_L0CK指示；
MUX电路单元完成并行数据到串行数据的变换，根据所选择的工作模式及速率，将会对 8Bit、10Bit、或16Bit的并行数据进行并串转换，转换成串行数据发送出去。所述环回和测试电路包括环回控制电路和测试电路。环回控制电路通过LLEB和DLEB来控制选择线路环回模式或诊断环回模式；
所述测试电路包括=PRBS发生器和BERT，这部分电路仅在TEST_M0DE为“ I ”时有效；其
中
PRBS发生器，用于产生自测试所需的随机数据输入，在测试模式下，作为并行数据输入，在内部环回后，从DEMUX处输出，
BERT电路设计在DEMUX单元中，将检测PRBS数据在芯片内部环回后的完备性，如果没有出现错误，将给出TEST_0K指示。所述串行控制接口电路serial interface需外接CPU控制单元，用于通过CPU访问SERDES内置的寄存器，实现对SERDES的控制及状态读写功能。SCL和SDA 2根信号，分别接CPU控制单元的串行时钟和串行数据管脚。
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图6的各个电路单元均可从工作原理上采用现有的通用模块实现，但在实现上又有其独特之处由于要支持10GEP0N和XGPON 2种系统不同的速率等级，在10G-RX或 3G-RX内部的CDR单元和10G-TX或3G-TX内部的CMU单元需要支持I. 25G、2. 488G、9. 952G、
10.3125G等各种频率。具体地说
I、定义模式选择信号M0DE_SEL选择IOG EPON模式或XG-PON模式，定义OLT或ONU选择信号0LT_0NU_SEL选择工作于OLT或ONU方式，定义RATE_SEL选择信号选择工作速率。2、由于IOG速率的串行收发电路和2. 5G速率以下的串行收发电路在关键技术上存在较大的差别，所以不考虑这部分电路的复用。但10GEP0N和XGPON的IOG速率串行收发电路可以复用，分别用10G-TX和10G-RX收发模块实现；2. 5G速率和I. 25G速率的串行收发电路进行复用，分别用3G-TX和3G-RX收发模块实现。3、对于IOG EPON系统，考虑到SERDES的通用性，需要考虑10G/10Gbps的对称系统和10G/1. 25Gbps的不对称系统。4、对于XG-PON系统，考虑到SERDES的通用性，需要考虑10G/10Gbps的XG-P0N2 对称系统和10G/2. 5Gbps的XG-PONl不对称系统。5、从以上的分析可以看出，用于2种不同系统SERDES的数据接口是可以复用的。在串行口，IOG速率的高速差分线可以复用，2. 5G和I. 25G速率的高速差分线也可以复用；在并行口 最大数据宽度为16 BH，根据所用系统和所用设备的不同，可以有16Bit、 10Bit、8Bit 等 3 种宽度，并行口的速率可以有 644Mbps、622Mbps、311Mbps、125Mbps 等 4 种速率，详见图4的接口功能选择表。6、用于测试的控制管脚可以共用，如环回测试及测试模式等功能信号。环回测试信号可以设置线路环回和诊断环回，便于故障定位。功能示意见图5。设置测试模式指示，在批量测试时，可以启动内部的测试功能，测试通过时将给出测试完成信号。7、串行控制接口作为通用控制接口，可以共用。本发明的重点在于对外接口，也就是实现了 10GEP0N和XGPON等2种系统的统一对外接口，在具体使用时，只需要根据所使用的场合和速率进行配置即可。以上所述仅为本发明的较佳实施例，并不用于限制本发明，凡在本发明精神和原则之内所做的任何修改、等同替换和改进等，均包含于本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
权利要求
1.用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，其特征在于，包括两个步骤接口功能定义，以及根据接口功能定义设计通用的SERDES接口模块，接口功能定义具体如下定义10GEP0N和XG-PON系统复用的接口信号，且所有信号均为10GEP0N和XG-PON系统复用，定义的各接口信号分别是1)与光模块的串行接口信号，共有2个，SIN_3G和S0UT_3G :采用3G的收发电路，用于发送或接收I. 25Gbps和2. 5Gbps的高速差分信号，SIN_10G和S0UT_10G :采用IOG的收发电路，用于发送或接收IOGbps的高速差分信号，2)控制信号，共有8个，模式选择信号M0DE_SEL :用于10GEP0N或XG-PON模式选择，OLT或ONU选择信号0LT_0NU_SEL :用于OLT或ONU模式选择，即选择工作于OLT或ONU 方式，工作速率选择信号RATE_SEL :用于速率选择，LLEB :线路环回使能控制，DLEB :诊断环回使能控制，RESET :复位控制，TEST_M0DE :设置芯片工作在测试模式下，TX_EN :发送使能，通过对控制信号M0DE_SEL、0LT_0NU_SEL和RATE_SEL的设置，实现设置接口的各种工作方式，3)参考时钟，共有2个，RX_REFCLK :接收侧参考时钟，在10GEP0N模式下，为644MHz或125MHz，在XG-PON模式下，为 622MHz 或 155MHz,TX_REFCLK :发送侧参考时钟，在10GEP0N模式下，为644MHz或125MHz，在XG-PON模式下，为 622MHz 或 155MHz,4)状态指示，共有4个，TX_L0CK :发送侧锁相环锁定指示，RX.L0CK :接收侧锁相环锁定指示，RX.L0S :接收信号丢失指示，TEST_0K :测试通过指示，用于芯片自动检测完成指示，芯片内部有PRBS发生器及 BERT，在进入测试模式后，进行自检测，检测通过将会给出这个指示，5)并行接口数据及时钟信号，共有4个，DOUT :并行接口数据输出，DIN:并行接口数据输入，RXCLK :并行接口接收侧时钟，TXCLK :并行接口发送侧时钟，根据控制信号M0DE_SEL、0LT_0NU_SEL和RATE_SEL的不同，并行接口数据及时钟信号的数据位宽度和频率不同，实现满足不同系统和不同设备的各种要求，6)串行控制接口信号，用于微机口对SERDES的控制，共有2个，SDA:串行控制数据线，SCL :串行控制时钟线。
2.如权利要求I所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于所述根据接口功能定义设计通用的SERDES接口模块中，按接口功能定义将各电路单元划分为接收侧电路、发送侧电路、环回和测试电路以及串行控制接口电路。
3.如权利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述接收侧电路包括10G接收电路单元10G-RX，3G接收电路单元3G-RX，以及和10G-RX电路单元、3G-RX电路单元连接的串并转换电路单元DEMUX，所述10G-RX电路单元、3G-RX电路单元中包括CDR电路单元及信号检测电路，所述CDR电路单元用于锁定相位，从接收到的串行数据中提取串行时钟，并使这个时钟和接收数据同步，对于10GEP0N和XG-PON模式，这部分的电路基本是一致的，区别在于在不同的模式下，REFCLK不同，压控振荡频率VCXO也不同；对于不同的速率，CDR电路单元中的锁相环电路将根据工作模式及速率选择指示，选择相应的压控振荡频率及倍频系数，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各种频率的串行时钟；接收侧锁相环电路锁定后， 则将给出RX_L0CK指示，如果信号检测电路在接收端检测不到信号，将给出RX_L0S指示；DEMUX单元的主要功能是将串行数据转换为并行数据，根据所选择的工作模式及速率， 将会给出8Bit、10Bit、16Bit的并行数据。
4.如权利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述发送侧电路包括10G发送电路单元10G-TX，3G发送电路单元3G-TX，以及和10G-TX电路单元、3G-TX电路单元连接的并串转换电路单元MUX，10G-TX电路单元、3G-TX电路单元中包括时钟合成单元CMU，对于10GEP0N和XG-PON 模式，串行时钟产生部分的电路基本是一致的，都需要CMU单元来生成串行发送时钟，区别只是在于两种模式下的发送时钟信号TX_REFCLK不同；对于不同的发送速率，时钟电路将根据工作模式及发送速率选择指示，选择相应的压控振荡频率及倍频系数，以得到I. 25G、2.488G、9. 952GU0. 3125G等各种频率的串行时钟，发送侧锁相环电路锁定后，将给出TX_ LOCK指示；MUX电路单元完成并行数据到串行数据的变换，根据所选择的工作模式及速率，将会对 8Bit、10Bit、或16Bit的并行数据进行并串转换，转换成串行数据发送出去。
5.如权利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述环回和测试电路包括环回控制电路和测试电路，环回控制电路通过LLEB和DLEB来控制选择线路环回模式或诊断环回模式；所述测试电路包括=PRBS发生器和BERT，这部分电路仅在TEST_M0DE为“ I ”时有效；其中PRBS发生器，用于产生自测试所需的随机数据输入，在测试模式下，作为并行数据输入，在内部环回后，从DEMUX处输出，BERT电路设计在DEMUX单元中，将检测PRBS数据在芯片内部环回后的完备性，如果没有出现错误，将给出TEST_0K指示。
6.如权利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述串行控制接口电路serial interface需外接CPU控制单元，用于通过CPU访问SERDES内置的寄存器，实现对SERDES的控制及状态读写功能，SCL和SDA 2根信号，分别接CPU控制单元的串行时钟和串行数据管脚。
全文摘要
本发明涉及光纤通信领域，具体说是用于10GEPON或XG-PONOLT或ONUSERDES的通用接口方法，包括两个步骤接口功能定义，以及根据接口功能定义设计通用的SERDES接口模块，接口功能定义具体如下定义10GEPON和XG-PON系统复用的接口信号，且所有信号均为10GEPON和XG-PON系统复用，所述根据接口功能定义设计通用的SERDES接口模块中，按接口功能定义将各电路单元划分为接收侧电路、发送侧电路、环回和测试电路以及串行控制接口电路。本发明提供10GSERDES与不同的PONMAC之间的一种通用接口，使得SERDES可以在不同的系统和设备中得到应用。
文档编号H04B10/12GK102594454SQ20121003379
公开日2012年7月18日 申请日期2012年2月15日 优先权日2012年2月15日
发明者沈羽纶, 黄元波 申请人:烽火通信科技股份有限公司