专利名称：一种用于高清数字矩阵的ddr2存储方法和系统的制作方法
技术领域：
本申请涉及安防监控领域，特别是一种用于高清数字矩阵的DDR2存储方法和系统。
背景技术：
高清数字SDI矩阵是一个非压缩的高清监控设备，传输的是非压缩的高清SDI视频信号，整套系统方案包括前端如摄像机、快球，中心控制如切换矩阵，后端显示设备如DVR、监视器等，这些都需要支持SDI视频。这样对后端显示设备提出了更高的要求，高清监视器需要有SDI的接口，支持各种SDI格式的视频显示。但这种带SDI接口的高清监视器成本都比较高，而带HDMI接口的高清监视器应用较广泛。这样我们的显示就可以通过SDI转HDMI的转换盒，转成HDMI信号后再输出到HDMI监视器显示出来。但是这又会带来另外的一个问题，SDI信号经过SDI转HDMI的转换盒再输出到HDMI监视器，这会对SDI的信号视频显示带来延迟，特别是通过高清数字矩阵进行视频通道切换后，SDI信号会有个从无到有的过程，延时会很大，这就与SDI信号所号称的无延时的特征不符。虽然不是由SDI信号本身引入的延时，但客户应用切换及显示的时候，监视器会有约2S的黑屏现象，对于SDI的应用就很不方便了。基于此，我们考虑一种DDR2的存储技术，当高清矩阵对SDI信号进行切换时，矩阵会在新切换图像稳定前持续输出最长2S的图像，该图像是切换前的那个通道的最后显示图像。新切换视频图像信号稳定后，再将切换后的那个通道的图像进行输出，这样保证了矩阵输出的SDI视频信号是一段连续的图像信号，避免了切换过程中SDI信号从无到有的过程，也就避免了切换过程中监视器黑屏的现象。
发明内容
本发明为了解决后端监视器黑屏的现象，提出了一种用于高清数字矩阵的DDR2存储方法和系统。为实现上述目的，本发明提出一种用于高清数字矩阵的DDR2存储方法，其中前端摄像机传来的SDI视频信号经过处理后传输给FPGA，经过FPGA的处理和控制写入DDR2存储器中，同时FPGA控制DDR2存储器，从该存储器中读取数据，并经过处理转化为SDI信号发送给后端监视器进行显示，FPGA将检测是否有视频输入，若没有视频输入，FPGA中的DDR2控制器会控制DDR2存储器持续输出最长时间为2S的最后存入DDR2中的完整的视频图像。进一步地，当有视频输入时，检测所述DDR2控制器内的写FIFO剩余空间是否大于突发长度，如果是，则控制器产生写请求，并生成写使能信号，将输入的视频数据写入DDR2 控制器的写fifo中，直至写满了一次突发长度的数据，此时发送写CMD命令，向DDR2存储器中写入视频数据。进一步地，当所述DDR2存储器中写满一帧图像数据时，所述DDR2控制器切换bank,开始从下一 bank的首地址写入新数据，覆盖掉以前存入的数据，这样不断更新存入的数据，保证DDR2中一直存有两帧完整的图像数据。进一步地，读取数据的过程是当DDR2存储器中写满了一帧图像数据，发送读CMD命令给DDR2控制器，同时产生读使能信号，从DDR2存储器中读取数据到DDR2控制器读fifo,当DDR2控制器的读fifo内有突发长度个数据时，所述DDR2控制器产生读请求并生成读使能，将数据从DDR2控制器的读fifo中读出，传输给后端监视器进行显示。本发明还提出一种用于高清数字矩阵的DDR2存储系统，包括前端摄像机、FPGA,DDR2存储器以及后端监视器，其中前端摄像机传来的SDI视频信号经过处理后传输给FPGA,经过FPGA的处理和控制写入DDR2存储器中，同时FPGA控制DDR2存储器，从该存储器中读取数据，并经过处理转化为SDI信号发送给后端监视器进 行显示，FPGA将检测是否有视频输入，若没有视频输入，FPGA中的DDR2控制器会控制DDR2存储器持续输出最长时间为2S的最后存入DDR2中的完整的视频图像。本发明还提出一种高清数字矩阵，包括上述的DDR2存储系统。通过上述技术方案，既实现了视频信号的连续显示，避免出现后端监视器黑屏的现象，实现了视频信号的实时显示，为用户在SDI的应用中提供了方便。
图I是本发明实施例高清数字矩阵DDR2存储的系统框图2是本发明实施例DDR2写控制流程图3是本发明实施例DDR2读控制流程图。
具体实施例方式
高清数字矩阵DDR2存储的系统框图如图I所示，前端摄像机传来的SDI视频信号经
过
一系列的处理传输给FPGA，经过FPGA的处理和控制写入DDR2存储器中，同时FPGA控制DDR2存储器，从该存储器中读取数据，并经过处理转化为SDI信号发送给后端监视器进行显示。具体的过程是SDI视频信号经过切换芯片的切换，再经过电缆均衡器EQ的信号补偿，传输给FPGA作为视频输入。串行的SDI信号经过FPGA中的SDI IP核的一系列处理转化为并行的视频信号，再经过FPGA中的DDR2控制器，将视频信号写入DDR2中，同时DDR2控制器控制DDR2，将视频信号从DDR2中读取出来，再经过SDI IP核的处理输出串行的SDI视频信号，传给外部的监视器进行显示。其中当进行视频切换时，由于切换用时和不同信号之间不同步的原因，FPGA的视频输入会出现一段时间的中断，此时，FPGA将检测是否有视频输入，若没有视频输入，FPGA中的DDR2控制器会控制DDR2存储器持续输出最长时间为2S的最后存入DDR2中的完整的视频图像，
保证视频图像不中断，从而避免出现后端监视器黑屏的现象。通过SDI传输视频信号时，信号中除了包含有效的视频数据外，还包含一些辅助信息，如标志视频传输开始的SAV和标志视频传输结束的EAV，其中SAV和EAV中有F、V、H三个参数用来指示视频信号所在位置，通过检测这三个参数的变化就能知道是否有视频信号输入。
DDR2写控制流程如图2所示。其中FPGA —直检测是否有视频输入，当有视频输入时，检测DDR2控制器内的写FIFO剩余空间是否大于突发长度，如果是，则控制器产生写请求，并生成写使能信号，将输入的视频数据写入DDR2控制器的写fifo中，直至写满了一次突发长度的数据，此时发送写CMD命令，向DDR2存储器中写入视频数据。FPGA通过检测视频图像的格式来判断一帧图像的大小，当DDR2存储器中写满一帧图像数据时，所述DDR2控制器切换bank，开始从下一 bank的首地址写入新数据，覆盖掉以前存入的数据，这样不断更新存入的数据，保证DDR2中一直存有两帧完整的图像数据。其中写满一帧图像的控制过程如下SDI信号有多种格式，不同格式的一帧图像的大小也不一样。我们用DDR2的一个bank存储一帧图像大小，以720P60为例720P60格式的SDI信号一帧图像有750行，每行有1650个20bit的数据(IObit Y信号和IObit C信号)。方案中选用的DDR2芯片是k4tlgl64qf，有13位行地址、10位列地址、3位bank地址， 数据位为16，4个地址能存储3个数据，这样存储一帧720P60格式的SDI信号所需的行列地址总数为1650*750*4/3 = 1650000.每个bank的地址从I开始，当地址计数到1650000时，说明该bank存储完一帧的图像数据，切换bank后再从首地址依次写入数据。各种格式的SDI信号控制方式一致，只是一帧图像的大小不一样，使得每个bank存储一帧的地址大小也不一样。其中Bank切换控制过程如下DDR2存储器中选定1，2，3三个bank来存储数据，每一个bank存储一帧的图像。对于同一种格式的SDI信号，每一帧的图像数据量是固定的，这样就对应于每个bank存储一帧图像有固定的地址空间。存储完一帧图像后，地址空间移到下一 bank的首地址，开始存储下一帧的图像，同时覆盖掉该bank地址上原有的数据，依
次bankl->bankk2->bank3_>bankl......轮流存储。同理，从DDR2里面读取数据图像也是一
样的原理，依次从bank3->bankl->bank2->bank3......轮流读取。但当存储和读取数据的时
钟频率不一样时，需要进行判断后再依次存储和读取数据。每次存储和读取时判断当前的“写bank”和“读bank”，从而得到当前的状态是“写快”还是“读快”。当“写快”时，需要对当前bank重复写一帧图像，“读快”时，重复读取当前bank里的图像数据。这样保证读写频率不一致时，每次存储和读取ddr2里的数据都是完整的一帧图像。
DDR2读控制流程如图3所示。当DDR2中写满了一帧图像数据，发送读CMD命令给DDR2控制器，同时产生读使能信号，从DDR2存储器中读取数据到DDR2控制器读fifo，当DDR2控制器的读fifo内有突发长度个数据时，控制器产生读请求并生成读使能，将数据从DDR2控制器的读fifo中读出，传输给后端监视器进行显示。由于DDR2中始终存有两帧数据，所以当无视频输入时，矩阵仍然可以持续输出数据给后端监视器进行显示。当视频输入恢复时，FPGA又通过DDR2控制器将数据写进DDR2存储器，不断更新DDR2中的数据，这样就能重新显示最新的视频信号，实现视频信号的实时显示。
本发明的特点和效果在于通过这种方式，既实现了视频信号的连续显示，避免出现后端监视器黑屏的现象，实现了视频信号的实时显示，为用户在SDI的应用中提供了方便。
权利要求
1.一种用于高清数字矩阵的DDR2存储方法，其中前端摄像机传来的SDI视频信号经过处理后传输给FPGA，经过FPGA的处理和控制写入DDR2存储器中，同时FPGA控制DDR2存储器，从该存储器中读取数据，并经过处理转化为SDI信号发送给后端监视器进行显示，其特征在于FPGA将检测是否有视频输入，若没有视频输入，FPGA中的DDR2控制器会控制DDR2存储器持续输出最长时间为2S的最后存入DDR2中的完整的视频图像。
2.根据权利要求I所述的存储方法，其特征在于其中写入数据的过程是当有视频输入时，检测所述DDR2控制器内的写FIFO剩余空间是否大于突发长度，如果是，则控制器产生写请求，并生成写使能信号，将输入的视频数据写入DDR2控制器的写fifo中，直至写满了一次突发长度的数据，此时发送写CMD命令，向DDR2存储器中写入视频数据。
3.根据权利要求2所述的存储方法，其特征在于当所述DDR2存储器中写满一帧图像数据时，所述DDR2控制器切换bank，开始从下一 bank的首地址写入新数据，覆盖掉以前存入的数据，这样不断更新存入的数据，保证DDR2中一直存有两帧完整的图像数据。
4.根据权利要求I所述的存储方法，其特征在于其中读取数据的过程是当DDR2存储器中写满了一帧图像数据，发送读CMD命令给DDR2控制器，同时产生读使能信号，从DDR2存储器中读取数据到DDR2控制器读fifo，当DDR2控制器的读fifo内有突发长度个数据时，所述DDR2控制器产生读请求并生成读使能，将数据从DDR2控制器的读fifo中读出，传输给后端监视器进行显示。
5.根据权利要求2所述的存储方法，其特征在于用标志视频传输开始的SAV和标志视频传输结束的EAV中的F、V、H三个参数来指示视频信号所在位置，通过检测这三个参数的变化就能知道是否有视频信号输入。
6.根据权利要求1-5之一所述的存储方法，其特征在于所述DDR2存储器中选定1，2，3三个bank来存储数据，每一个bank存储一巾贞的图像。
7.一种用于高清数字矩阵的DDR2存储系统，包括前端摄像机、FPGA、DDR2存储器以及后端监视器，其中前端摄像机传来的SDI视频信号经过处理后传输给FPGA，经过FPGA的处理和控制写入DDR2存储器中，同时FPGA控制DDR2存储器，从该存储器中读取数据，并经过处理转化为SDI信号发送给后端监视器进行显示，其特征在于FPGA将检测是否有视频输入，若没有视频输入，FPGA中的DDR2控制器会控制DDR2存储器持续输出最长时间为2S的最后存入DDR2中的完整的视频图像。
8.根据如权利要求7所述的DDR2存储系统，其特征在于所述DDR2存储器中选定1，2，3三个bank来存储数据，每一个bank存储一帧的图像。
9.一种高清数字矩阵，包括权利要求7或8所述的DDR2存储系统。
全文摘要
本发明提出一种用于高清数字矩阵的DDR2存储方法和系统。前端摄像机传来的SDI视频信号经过FPGA的处理和控制写入DDR2存储器中，同时FPGA从该存储器中读取数据，并经过处理转化为SDI信号发送给后端监视器进行显示，FPGA将检测是否有视频输入，若没有视频输入，FPGA中的DDR2控制器会控制DDR2存储器持续输出最长时间为2S的最后存入DDR2中的完整的视频图像。通过这种方式，既实现了视频信号的连续显示，避免出现后端监视器黑屏的现象。
文档编号H04N5/268GK102625086SQ201210081830
公开日2012年8月1日 申请日期2012年3月26日 优先权日2012年3月26日
发明者吴亮 申请人:深圳英飞拓科技股份有限公司