专利名称：一种cmmb中ldpc码信息比特重新排序装置和方法
技术领域：
本发明涉及移动多媒体广播领域，特别涉及一种CMMB系统中LDPC码信息比特的重新排序方法。
背景技术：
在数字通信系统中，为了提高数据在信道传输过程中的可靠性，往往采用前向纠错技术抵抗噪声和干扰的影响，降低误码率，提高接收质量。低密度奇偶校验(Low-DensityParity-Check, LDPC)码具有优异的纠错性能，在现代通信系统中得到了广泛的应用。CMMB系统采用了级联码，外码是RS码，内码是系统形式的二进制LDPC规则码。LDPC码长恒为n=9216比特，码率有2种1/2和3/4。图I给出了 2种码率下LDPC码的信 息数据比特长度k和校验数据比特长度r=n-k。虽然CMMB系统采用的是LDPC系统码，但信息向量不是原封不动地集中放置在码字的前半部分或后半部分，而是被打乱散布在码字中，其目的是进一步提高LDPC码的纠错能力。这意味着，在进行LDPC编码之前必须对信息向量重新排序，使信息比特散布于整个码字中；在LDPC译码完成之后必须对信息比特重新排序，使散布于整个码字中的信息比特组成信息向量。信息比特重新排序的现有解决方案是信息比特在信息向量中的地址是顺序递增的，从O到k-1，由计数器实时产生，而信息比特在码字中的地址是随机排列的，需要事先放置在一个查找表中。对于LDPC编码之前的重新排序，从信息向量中顺序读取信息比特，依次按照地址查找表中的地址(作为目的地址)将信息比特流散布于码字中；对于LDPC译码之后的重新排序，依次按照地址查找表中的地址(作为源地址)从码字中读取被打乱的信息比特，构成信息比特流并顺序写入信息向量中。可见，LDPC编码之前和LDPC译码之后的信息比特重新排序是互逆过程，这两个重新排序过程中的源地址与目的地址是互换关系。对于信息比特重新排序的现有解决方案，处理时间是k个时钟周期，查找表中的每个地址至少要用14比特表示，对两种码率LDPC码重新排序共需(4608+6912) *14=161，280比特的地址查找表。当采用硬件实现时，如此大的存储需求会增加设备成本，且重新排序时间较长。
发明内容
针对CMMB系统LDPC码信息比特重新排序的现有实现方案中存在的需要大容量存储器这一技术缺点，本发明提供了一种对源地址和目的地址分别采用增量和偏移量表示机制的重新排序方案，只需对部分信息比特重新排序，能有效提高处理速度，降低对存储器容
量的需求。如图3所示，CMMB标准中两种码率LDPC码译码之后的信息比特重新排序装置主要由5部分组成控制器、重新排序表、源地址发生器、目的地址发生器和码字存储器。在本发明中，只对码字(前1·比特中的所有信息比特重新排序，而让码字c后k比特中的所有信息比特保持不动，所以能有效缩短处理时间。重新排序表存储的不是源地址和目的地址的绝对值，而是相邻源地址之间的增量和目的地址相对于2048的偏移量。对地址信息进行了压缩处理，从而减少对存储器容量的需求。本发明提高了 LDPC码信息比特重新排序的处理速度，极大地节约了存储器消耗，克服了现有解决方案的一系列缺点，由此带来成本低、处理时间短等好处。关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。
图I给出了 2种码率下LDPC码的信息数据比特长度k和校验数据比特长度r ；
图2给出了 2种码率下LDPC码字前r比特和后k比特中的信息比特数；图3是CMMB标准中两种码率LDPC码的信息比特重新排序功能框图；图4是重新排序表每个单元的数据结构示意图；图5是源地址发生器的功能框图；图6是目的地址发生器的功能框图；图7是目的地址发生器中加法器的等效功能框图。
具体实施例方式下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。
在CMMB标准中，LDPC编码之前和LDPC译码之后的信息比特重新排序是互逆过程，这两个重新排序过程中的源地址与目的地址是互换关系。鉴于此，本发明着重介绍LDPC译码之后的信息比特重新排序，稍作修改即可用于LDPC编码之前的信息比特重新排序。令I Xn 阶向量 C=IX] (O < i〈n)是 LDPC 码字，I Xk 阶向量 m=[mj] (O < j〈k)是信息向量，其中，k=n-r。如图2所示，对于1/2码率LDPC码，在码字c的前r比特和后k比特中分别有u=2082和v=2526个信息比特；对于3/4码率LDPC码，在码字c的前r比特和后k比特中分别有u=1612和v=5300个信息比特。对于CMMB标准中的任一码率LDPC码，在码字c的后k比特中，如果Ci (r彡i〈n)是信息比特Hij，那么必有i = j+r。这说明，信息比特在向量c后k比特中的地址与其在m中的地址呈线性关系。由此可知，只要按照一定映射关系将码字c前r比特中的信息比特全部移至码字c后k比特中校验比特所在的位置，就能完成信息比特的重新排序，变换后的码字c的后k比特构成了信息向量。在信息比特重新排序的过程中，码字c后k比特中的所有信息比特原地不动，而移动码字c前r比特中的所有信息比特时，必须知道各个信息比特在码字c中的源地址S1(O彡l〈u，O彡Sl〈r)及其对应的目的地址Cl1 (O彡l〈u，r彡d^n)。si与dl的映射关系由CMMB标准规定。为了兼容两种码率，S1和Cl1分别需要使用13和14比特来表示。如果直接存储源地址和目的地址，那么共需(2082+1612) * (13+14) =99，738比特的重新排序表，所需存储空间为现有解决方案的62%。为了进一步减少存储需求，本发明对重新排序表的存储机制进行优化。重新排序表存储的不是源地址和目的地址的绝对值，而是相邻源地址之间的增量S1 (OS l〈u)和目的地址相对于2048的偏移量τ JO彡Ku, r-2048 ( τ Ζη-2048)。δ i和T1满足以下关系式δ ^S1-S1-I-I(I)τ ^^-2048(2)其中，当1=0 时，SfO。对于任一 δ i，均有O < δ <16，因此用4比特无符号数来表示。之所以选择2048作为目的地址参考基准的原因是，对于两种码率，2048是小于!■的2的幂次的最大值。这样做有两个好处一是简化由目的地址偏移量τ χ恢复绝对目的地址的运算，二是减小用二进制表示τ I的位数。对于任一 τ i，均有0〈 τ <7168，因此用13比特无符号数来表示。根据上述分析，图3给出了 CMMB标准中两种码率LDPC码的信息比特重新排序装 置，它主要由控制器、重新排序表、源地址发生器、目的地址发生器和码字存储器五个功能模块组成。重新排序表的深度是U，每个单元的数据宽度是17位，高4位表示源地址增量δ 1(O ( l〈u),低13位表示目的地址偏移量τ i,如图4所示。源地址发生器利用源地址增量δ χ累加计算绝对源地址S1,计算方法是S1=Sh+ 5 1+1(3)图5给出了源地址发生器的功能框图。累加器初始化为零，累加器的内容加上源地址增量和I即为源地址。目的地址发生器利用目的地址偏移量τ χ计算绝对目的地址Cl1,计算方法是(I1= τ x+2048(4)图6给出了目的地址发生器的功能框图。目的地址偏移量加上常数2048即为目的地址。因为2048的最高位是1，其余低10位是全零，所以目的地址发生器实际使用的不是14位加法器而是4位加法器，如图7所示。目的地址偏移量的高3位加上I得到的4比特结果与目的地址偏移量的低10位拼接成目的地址。控制器根据源地址和目的地址对码字中的信息比特进行重新排序。对于LDPC译码之后的信息比特重新排序，先从码字中读出信息比特S，再将它写入到比特&所在的位置；对于LDPC编码之前的信息比特重新排序，先从码字中读出信息比特4，再将它写入到比特S所在的位置。本发明提供了一种CMMB系统中多码率LDPC码的信息比特重新排序方法，LDPC译码之后的信息比特重新排序步骤如下(I)清零源地址发生器的累加器；(2)从重新排序表中读取第I (O ( l〈u)个数据，高4位作为源地址增量S1送入源地址发生器，低13位作为目的地址偏移量τ i送入目的地址发生器；(3)源地址发生器在累加器内容的基础上加上源地址增量δ i和I产生源地址Sl，目的地址发生器对目的地址偏移量和2048相加产生目的地址Cl1 ；(4)控制器先根据源地址S1从码字中读出信息比特&，再根据目的地址Cl1将它写入到校验比特&所在的位置；(5)以I为步长递增改变I的取值，重复步骤(2广(4)，直到完成u个信息比特的重新排序。变换后的码字c的后k比特构成了信息向量m。
LDPC编码之前和LDPC译码之后的信息比特重新排序是互逆过程，这两个重新排序过程中的源地址与目的地址是互换关系。因此，只要简单修改第(4)步就能将上述针对LDPC译码之后的信息比特重新排序过程应用于LDPC编码之前的信息比特重新排序。假定信息向量m已存放于码字的后k比特，第(4)步的修改方法如下控制器先根据目的地址Cl1从码字中读出信息比特&，再根据源地址S1将它写入到比特S所在的位置。最终，信息比特散布于码字c中。对CMMB系统中LDPC码信息比特进行重新排序的现有解决方案需要(4608+6912) *14=161，280比特的存储空间和k个时钟周期。而本发明只需对部分信息比特重新排序，将处理时间缩短为u个时钟周期，对于1/2和3/4码率，本发明的处理时间分别 为现有解决方案的45%和23%。本发明在制作重新排序表时，对源地址和目的地址分别采用了增量和偏移量表示机制，所需存储量下降至(2082+1612) * (4+13) =62，798比特，仅为现有解决方案的39%。综上可见，本发明提高了 LDPC码信息比特重新排序的处理速度，极大地节约了存储器消耗，克服了现有解决方案的一系列缺点，由此带来成本低、处理时间短等好处。以上所述的实施例，只是本发明较优选的具体实施方式
，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。
权利要求
1.一种适合于CMMB系统中2种不同码率LDPC码的信息比特重新排序装置，LDPC码字c的长度是η比特，包括k比特信息数据和r比特校验数据，在码字c的前r比特中有u个信息比特，其中，n、Kr和u皆为正整数，r=n-k，2种不同码率分别是1/2和3/4，对于这2种不同码率QC-LDPC码，均有n=9216，2种不同码率对应的参数r分别是r1/2=4608、r3/4=2304，2种不同码率对应的参数u分别是u1/2=2082、u3/4=1612，其特征在于，所述信息比特重新排序装置包括以下部件 重新排序表，用于存储相邻源地址之间的增量S1和目的地址相对于2048的偏移量τ !，其中，0 彡 Ku,O 彡 δ 1<16,0< τ ^7168 ； 源地址发生器，用于计算绝对源地址S1 ； 目的地址发生器，用于计算绝对目的地址Cl1 ； 控制器，用于对码字c中的信息比特进行重新排序； 码字存储器，用于存储码字c和信息向量m。
2.如权利要求I所述的信息比特重新排序装置，其特征在于，只对码字c前r比特中的所有信息比特重新排序，而让码字c后k比特中的所有信息比特保持不动。
3.如权利要求I所述的信息比特重新排序装置，其特征在于，所述重新排序表存储的不是源地址和目的地址的绝对值，而是相邻源地址之间的增量S :和目的地址相对于2048的偏移量τ 重新排序表的深度是U，每个单元的数据宽度是17位，高4位表示源地址增量δ i，低13位表示目的地址偏移量τ
4.如权利要求I所述的信息比特重新排序装置，其特征在于，所述源地址发生器利用源地址增量δ I累加计算绝对源地址S1,计算方法是S1 = S1^1+ δ -I，其中，当1=0时，sfO。
5.如权利要求I所述的信息比特重新排序装置，其特征在于，所述目的地址发生器利用目的地址偏移量τ χ计算绝对目的地址Cl1,计算方法是Cl1= τ 1+2048。
6.如权利要求I所述的信息比特重新排序装置，其特征在于，所述控制器根据源地址S1和目的地址Cl1对码字中的信息比特进行重新排序，对于LDPC译码之后的信息比特重新排序，先从码字中读出信息比特S，再将它写入到比特气所在的位置；对于LDPC编码之前的信息比特重新排序，先从码字中读出信息比特4，再将它写入到比特气所在的位置。
7.如权利要求4所述的信息比特重新排序装置，其特征在于，所述源地址发生器的累加器初始化为零，累加器的内容加上源地址增量^和I即为源地址Sl。
8.如权利要求5所述的信息比特重新排序装置，其特征在于，所述目的地址发生器的加法器是4位不是14位，目的地址偏移量τ i的高3位加上I得到的4比特结果与目的地址偏移量τ 1的低10位拼接成目的地址Cl1。
9.一种适合于CMMB系统中2种不同码率LDPC码的信息比特重新排序方法，LDPC码字c的长度是η比特，包括k比特信息数据和r比特校验数据，在码字c的前r比特中有u个信息比特，其中，n、Kr和u皆为正整数，r=n-k，2种不同码率分别是1/2和3/4，对于这2种不同码率QC-LDPC码，均有n=9216，2种不同码率对应的参数r分别是r1/2=4608、r3/4=2304，2种不同码率对应的参数u分别是u1/2=2082、u3/4=1612，其特征在于，LDPC译码之后的信息比特重新排序包括以下步骤 (1)清零源地址发生器的累加器； (2)从重新排序表中读取第I个数据，高4位作为源地址增量δχ送入源地址发生器，低13位作为目的地址偏移量τ i送入目的地址发生器； (3)源地址发生器在累加器内容的基础上加上源地址增量61和1产生源地址Sl，目的地址发生器对目的地址偏移量τ 1和2048相加产生目的地址Cl1 ； (4)控制器先根据源地址S1从码字中读出信息比特S，再根据目的地址Cl1将它写入到校验比特S所在的位置； (5)以I为步长递增改变I的取值，重复步骤(2广(4)，直到完成u个信息比特的重新排序，变换后的码字c的后k比特构成了信息向量m。
10.如权利要求9所述的信息比特重新排序方法，其特征在于，只要修改权利要求9中的第(4)步就能将针对LDPC译码之后的信息比特重新排序过程应用于LDPC编码之前的信息比特重新排序，假定信息向量m已存放于码字的后k比特，权利要求9中第⑷步的修改方法如下控制器先根据目的地址Cl1从码字中读出信息比特气，再根据源地址S1将它写入到比特&所在的位置。
全文摘要
本发明涉及一种解决CMMB系统中多码率LDPC码信息比特重新排序的方案，其特征在于，所述系统的LDPC码的信息比特重新排序装置主要由控制器、重新排序表、源地址发生器、目的地址发生器和码字存储器五部分组成。该方案只对部分信息比特重新排序，缩短了处理时间，在制作重新排序表时，对源地址和目的地址分别采用了增量和偏移量表示机制，减少了存储容量需求。源地址发生器利用源地址增量产生源地址，目的地址发生器利用目的地址偏移量产生目的地址。控制器先根据源地址从码字中读出信息比特，再将它写入到目的地址指定的码字位置。本发明提高了LDPC码信息比特重新排序的处理速度，极大地节约了存储器消耗，由此带来成本低、处理时间短等好处。
文档编号H04L1/00GK102904675SQ20121035778
公开日2013年1月30日 申请日期2012年9月24日 优先权日2012年9月24日
发明者张鹏, 蔡超时, 杨刚, 刘蕾, 林子良 申请人:苏州威士达信息科技有限公司