中继电路和方法、控制器局域网以及ct设备的制作方法

中继电路和方法、控制器局域网以及ct设备的制作方法
【专利摘要】本发明提供了一种用于控制器局域网的中继电路和方法、控制器局域网以及CT设备。根据本发明的中继电路，当一侧接收端首先接收到显性电平时，锁定另一侧接收端向本侧发送端的转发，并且将显性电平转发至另一侧的发送端，此后，当本侧接收端从显性电平变为隐性电平时，延迟预定时段后启动另一接收端向本侧发送端的转发；并且，当两侧接收端同时接收到显性电平时，分别锁定对方侧接收端向本侧发送端的转发，此后，当一侧或两侧接收端从显性电平变为隐性电平时，分别启动对方侧接收端向本侧发送端的转发。本发明的中继电路优选通过可编程逻辑芯片实现，并且优选用于CT设备领域。
【专利说明】中继电路和方法、控制器局域网以及CT设备
【技术领域】
[0001]本发明涉及控制局域网【技术领域】，尤其涉及一种用于控制器局域网(CAN)的中继电路和方法、一种使用该中继电路的控制器局域网、以及一种使用该控制器局域网的计算机X射线断层扫描(CT)设备。
【背景技术】
[0002]在计算机X射线断层扫描(CT)设备中，CAN总线用来实现各部件间的可靠通信。由于医疗设备对电气安全性的要求，在CAN总线网络中，一些CAN节点需要与其他CAN节点进行电气隔离。
[0003]目前，在CT设备中，为了实现不同CAN节点间的电气隔离，一般需要构建两个CAN网络，两个CAN网络之间通过光耦实现电气隔离，如图1所示。图1示出了现有技术中通过光耦器件14进行隔离的CAN网络11和12。在这种设计中，微控制单元(MCU) 13需要两个CAN控制节点，分别连接两个CAN网络11和12的CAN收发器111和121，其中一个CAN网络12通过光耦器件14与MCU 13进行连接。然而，这样两个隔离的CAN网络的节点之间无法实现直接的链路通讯，需要MCU进行处理分发。

【发明内容】

[0004]有鉴于此，本发明的一个目的在于提供一种能够对隔离的CAN网络进行数据中继的中继电路以及方法，从而实现被隔离的CAN网络部分之间的直接链路通讯。本发明的另一目的在于提供一种既能够实现电气隔离又能够在隔离的各部分之间进行直接链路通讯的CAN网络。本发明的再一目的在于提供一种高可靠性和高安全性的CT设备。
[0005]根据本发明的第一方面，提供了一种用于控制器局域网(CAN网络)的中继电路，包括:第一接收端，用于从第一控制器局域网部分接收信号；第二接收端，用于从第二控制器局域网部分接收信号；第一发送端，用于向所述第一控制器局域网部分发送信号；第二发送端，用于向所述第二控制器局域网部分发送信号；第一转发逻辑门单元，连接于所述第一接收端与所述第二发送端之间；第二转发逻辑门单元，连接于所述第二接收端与所述第一发送端之间；以及一个锁定单元，用于控制对所述第一转发逻辑门单元和所述第二转发逻辑门单元的锁定，其中，当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端首先接收到显性电平时，所述锁定单元锁住所述第二转发逻辑门单元，以阻止所述第二接收端向所述第一发送端的转发，并且所述第一转发逻辑门单元将显性电平转发至所述第二发送端，此后，当所述第一接收端从显性电平变为隐性电平时，所述锁定单元在延迟第一预定时段后释放对所述第二转发逻辑门单元的锁定；当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第二接收端首先接收到显性电平时，所述锁定单元锁住所述第一转发逻辑门单元，以阻止所述第一接收端向所述第二发送端的转发，并且所述第二转发逻辑门单元将显性电平转发至所述第一发送端，此后，当所述第二接收端从显性电平变为隐性电平时，所述锁定单元在延迟第二预定时段后释放对所述第一转发逻辑门单元的锁定；以及当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端和所述第二接收端同时接收到显性电平时，所述锁定单元锁住所述第一转发逻辑门单元以及所述第二转发逻辑门单元，以分别阻止所述第一接收端向所述第二发送端的转发以及所述第二接收端向所述第一发送端的转发，此后，当所述第一接收端和/或所述第二接收端从显性电平变为隐性电平时，所述锁定单元相应地释放对所述第二转发逻辑门和/或所述第一转发逻辑门单元的锁定。
[0006]通过上述用于CAN网络的中继电路(下文也称为CAN中继电路)，实现了对不同CAN网络部分的转发互锁以及延时保护，从而实现了被隔离的CAN网络部分之间的直接链路通τΗ ο
[0007]在本发明的上述第一方面中，优选的，所述锁定单元包括第一转发锁定单元，连接于所述第一接收端与所述第二转发逻辑门单元之间；第二转发锁定单元，连接于所述第二接收端与所述第一转发逻辑门单元之间；第一延迟锁定单元，连接于所述第一发送端与所述第一转发逻辑门单元之间；以及第二延迟锁定单元，连接于所述第二发送端与所述第二转发逻辑门单元之间，并且其中，当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端首先接收到显性电平时，所述第一转发锁定单元锁住所述第二转发逻辑门单元，以阻止所述第二接收端向所述第一发送端的转发，并且所述第一转发逻辑门单元将显性电平转发至所述第二发送端，此后，当所述第一接收端从显性电平变为隐性电平时，所述第一转发锁定单元释放对所述第二转发逻辑门单元的锁定，并且所述第二延迟锁定单元将所述第二转发逻辑门锁住所述第一预定时段后释放；当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第二接收端首先接收到显性电平时，所述第二转发锁定单元锁住所述第一转发逻辑门单元，以阻止所述第一接收端向所述第二发送端的转发，并且所述第二转发逻辑门单元将显性电平转发至所述第一发送端，此后，当所述第二接收端从显性电平变为隐性电平时，所述第二转发锁定单元释放对所述第一转发逻辑门单元的锁定，并且所述第一延迟锁定单元将所述第一转发逻辑门锁定所述第二预定时段后释放；以及当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端和所述第二接收端同时接收到显性电平时，所述第一转发锁定单元锁住所述第二转发逻辑门单元，以阻止所述第二接收端向所述第一发送端的转发，并且所述第二转发锁定单元锁住所述第一转发逻辑门单元，以阻止所述第一接收端向所述第二发送端的转发，此后，当所述第一接收端和/或所述第二接收端从显性电平变为隐性电平时，所述第一转发锁定单元和/或所述第二转发锁定单元相应地释放对所述第二转发逻辑门和/或所述第一转发逻辑门单元的锁定。
[0008]上述优选实施方式通过简单的电路模块结构实现了本发明的CAN中继电路，使得电路设计简单。
[0009]在上述电路模块中，优选地，所述第一延迟锁定单元包括由第一非门和第一延迟器构成的第一串联电路，所述第一串联电路的输入端连接至所述第一发送端；所述第二延迟锁定单元包括由第二非门和第二延迟器构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端；所述第一转发锁定单元包括第三非门，所述第三非门的输入端连接至所述第一接收端；所述第二转发锁定单元包括第四非门，所述第四非门的输入端连接至所述第二接收端；所述第一逻辑门单元包括第一与门、第一或门和第二或门，所述第一与门的第一输入端连接至所述第四非门的输出端，所述第一与门的第二输入端连接至所述第二发送端，所述第一与门的输出端连接至所述第二或门的第二输入端，所述第二或门的第一输入端连接至所述第一串联电路的输出端，所述第二或门的输出端连接至所述第一或门的第二输入端，所述第一或门的第一输入端连接到所述第一接收端，并且所述第一或门的输出端连接至所述第二发送端；以及所述第二逻辑门单元包括第二与门、第三或门和第四或门，所述第二与门的第一输入端连接到所述第三非门的输出端，所述第二与门的第二输入端连接至所述第一发送端，所述第二与门的输出端连接至所述第四或门的第二输入端，所述第四或门的第一输入端连接至所述第二串联电路的输出端，所述第四或门的输出端连接至所述第三或门的第二输入端，所述第三或门的第一输入端连接至所述第二接收端，并且所述第三或门的输出端连接到所述第一发送端。
[0010]在以上优选实施方案中，通过基本的逻辑单元设计了根据本发明的CAN中继电路，使得该CAN中继电路结构简单，且特别有利于电路设计。
[0011]在本发明的上述第一方面中，还优选，所述锁定单元包括:第一转发锁定单元，连接于所述第一接收端与所述第二转发逻辑门单元之间；第二转发锁定单元，连接于所述第二接收端与所述第一转发逻辑门单元之间；以及一个延迟锁定单元，用于根据来自所述第一发送端的信号、来自第一转发锁定单元的信号、来自所述第二发送端的信号以及来自第二转发锁定单元的信号控制对所述第一转发逻辑门单元和所述第二转发逻辑门单元的锁定延迟，并且其中当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端首先接收到显性电平时，所述第一转发锁定单元锁住所述第二转发逻辑门单元，以阻止所述第二接收端向所述第一发送端的转发，并且所述第一转发逻辑门单元将显性电平转发至所述第二发送端，此后，当所述第一接收端从显性电平变为隐性电平时，所述第一转发锁定单元释放对所述第二转发逻辑门单元的锁定，并且所述延迟锁定单元将所述第二转发逻辑门锁住所述第一预定时段后释放；当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第二接收端首先接收到显性电平时，所述第二转发锁定单元锁住所述第一转发逻辑门单元，以阻止所述第一接收端向所述第二发送端的转发，并且所述第二转发逻辑门单元将显性电平转发至所述第一发送端，此后，当所述第二接收端从显性电平变为隐性电平时，所述第二转发锁定单元释放对所述第一转发逻辑门单元的锁定，并且所述延迟锁定单元将所述第一转发逻辑门单元锁定第二预定时段后释放；以及当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端和所述第二接收端同时接收到显性电平时，所述第一转发锁定单元锁住所述第二转发逻辑门单元，以阻止所述第二接收端向所述第一发送端的转发，并且所述第二转发锁定单元锁住所述第一转发逻辑门单元，以阻止所述第一接收端向所述第二发送端的转发，此后，当所述第一接收端和/或所述第二接收端从显性电平变为隐性电平时，所述第一转发锁定单元和/或所述第二转发锁定单元相应地释放对所述第二转发逻辑门单元和/或所述第一转发逻辑门单元的锁定。
[0012]在该优选实施方案中，仅使用了一个延迟锁定单元，从而减少触发器资源的使用，可以设计出尺寸更小的电路。
[0013]根据本发明的第二方面，提供了一种用于控制器局域网的中继电路，包括:第一接收端、第二接收端、第一发送端和第二发送端；由第一非门和第一延迟器构成的第一串联电路，所述第一串联电路的输入端连接至所述第一发送端；由第二非门和第二延迟器构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端；第三非门，所述第三非门的输入端连接至所述第一接收端；第四非门，所述第四非门的输入端连接至所述第二接收端；第一与门、第一或门和第二或门，所述第一与门的第一输入端连接至所述第四非门的输出端，所述第一与门的第二输入端连接至所述第二发送端，所述第一与门的输出端连接至所述第二或门的第二输入端，所述第二或门的第一输入端连接至所述第一串联电路的输出端，所述第二或门的输出端连接至所述第一或门的第二输入端，所述第一或门的第一输入端连接到所述第一接收端，并且所述第一或门的输出端连接至所述第二发送端；以及第二与门、第三或门和第四或门，所述第二与门的第一输入端连接到所述第三非门的输出端，所述第二与门的第二输入端连接至所述第一发送端，所述第二与门的输出端连接至所述第四或门的第二输入端，所述第四或门的第一输入端连接至所述第二串联电路的输出端，所述第四或门的输出端连接至所述第三或门的第二输入端，所述第三或门的第一输入端连接至所述第二接收端，并且所述第三或门的输出端连接到所述第一发送端。
[0014]在第二方面中，通过基本的逻辑单元设计了根据本发明的CAN中继电路，使得该CAN中继电路结构简单，且特别有利于电路设计。
[0015]此外，上述第一方面和第二方面的CAN中继器优选由可编程逻辑芯片实现，诸如复杂可编程逻辑器件(CPLD)、现场可编程门阵列(FPGA)、通用阵列逻辑(GAL)等。可编程逻辑芯片设计灵活易于升级，可以满足不同CAN收发器延时的要求。
[0016]根据本发明的第三方面，提供了一种控制器局域网，包括第一控制器局域网部分和第二控制器局域网部分，其中，所述第一控制器局域网部分与所述第二控制器局域网部分之间连接有上述中继电路以及用于将所述第一控制器局域网部分和所述第二控制器局域网部分进行电气隔离的光耦器件。
[0017]可选地，所述光耦器件连接在所述中继电路与所述第二控制局域网部分之间，或者连接在所述中继电路与所述第一控制局域网部分之间。
[0018]根据本发明的第三方面的控制器局域网既能够实现电气隔离又能够在隔离的各部分之间进行直接链路通讯，其相对于主控板而言为单个独立的CAN网络，主控板只需要一个控制节点。
[0019]根据本发明的第四方面，提供了一种计算机X射线断层扫描(CT)设备，包括上述的控制器局域网。
[0020]根据本发明的CT设备由于使用了既能够实现电气隔离又能够在隔离的各部分之间进行直接链路通讯的上述控制器网络，所以该CT设备具有高可靠性和高安全性。
[0021]根据本发明的第五方面，提供了一种用于包括中继电路的控制器局域网的中继方法，所述中继电路包括:第一接收端，用于从第一控制器局域网部分接收信号；第二接收端，用于从第二控制器局域网部分接收信号；第一发送端，用于向所述第一控制器局域网部分发送信号；以及第二发送端，用于向所述第二控制器局域网部分发送信号，其中所述中继方法包括:当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端首先接收到显性电平时，锁定所述第二接收端向所述第一发送端的转发，并且将显性电平转发至所述第二发送端，此后，当所述第一接收端从显性电平变为隐性电平时，延迟第一预定时段后启动所述第二接收端向所述第一发送端的转发；当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第二接收端首先接收到显性电平时，锁定所述第一接收端向所述第二发送端的转发，并且将显性电平转发至所述第一发送端，此后，当所述第二接收端从显性电平变为隐性电平时，延迟第二预定时段后启动所述第一接收端向所述第二发送端的转发；以及当在所述第一接收端、所述第二接收端、所述第一发送端和所述第二发送端都处于隐性电平的情况下所述第一接收端和所述第二接收端同时接收到显性电平时，锁定所述第一接收端向所述第二发送端的转发以及所述第二接收端向所述第一发送端的转发，此后，当所述第一接收端和/或所述第二接收端从显性电平变为隐性电平时，相应地启动所述第二接收端向所述第一发送端的转发和/或所述第一接收端向所述第二发送端的转发。
[0022]通过上述用于CAN网络的中继方法，实现了对不同CAN网络部分的转发互锁以及延时保护，从而实现了被隔离的CAN网络部分之间的直接链路通讯。
[0023]此外，上述方法中使用的CAN中继器优选由可编程逻辑芯片实现，诸如复杂可编程逻辑器件(CPLD )、现场可编程门阵列(FPGA)、通用阵列逻辑(GAL)等。可编程逻辑芯片设计灵活易于升级，可以满足不同CAN收发器延时的要求。
【专利附图】

【附图说明】
[0024]下面将通过参照附图详细描述本发明的优选实施例，使本领域的普通技术人员更清楚本发明的上述及其它特征和优点，附图中:
[0025]图1示出了现有技术中通过光耦器件进行隔离的CAN网络。
[0026]图2是根据本发明的一个实施例的CAN网络的结构示意图。
[0027]图3是根据本发明的一个实施例的CAN中继电路的结构框图。
[0028]图4A和图4B是用于说明根据本发明的一个实施例的CAN中继电路的处理的时序图。
[0029]图5是根据本发明的一个实施例的CAN中继电路的示例性结构框图。
[0030]图6是根据本发明的一个实施例的CAN中继电路的示例性逻辑电路图。
[0031]图7是根据本发明的一个实施例的CAN中继电路的另一示例性结构框图。
[0032]附图标记列表
[0033]11、12:CAN 网络
[0034]111、112:CAN 收发器
[0035]112、122、212A、212B:CAN 终端
[0036]111、121、211A、211B:CAN 收发器
[0037]14,24:光耦器件
[0038]13、23:微控制单元(MCU)
[0039]21:第一 CAN网络部分
[0040]22:第二 CAN网络部分
[0041]22:CAN中继电路[0042]31:锁定单元
[0043]32A、52A、72A:第一转发逻辑门单元
[0044]32B、52B、72B:第二转发逻辑门单元
[0045]RX_A:第一接收端
[0046]RX_B:第二接收端
[0047]TX_A:第一发送端
[0048]TX_B:第二发送端
[0049]511A、711A:第一转发锁定单元
[0050]511B、711B:第二转发锁定单元
[0051]512A:第一延迟锁定单元
[0052]512B:第二延迟锁定单元
[0053]611:第一非门
[0054]612:第二非门
[0055]613:第三非门
[0056]614:第四非门
[0057]621:第一延迟器
[0058]622:第二延迟器
[0059]631:第一与门
[0060]632:第二与门
[0061]641:第一或门
[0062]642:第二或门
[0063]643:第三或门
[0064]644:第四或门
[0065]712:延迟锁定单元
【具体实施方式】
[0066]为使本发明的目的、技术方案和优点更加清楚，以下举实施例对本发明进一步详细说明。
[0067]图2是根据本发明的CAN网络的结构示意图。在图2中所示的CAN网络中包括两个CAN网络部分(控制器局域网部分):第一 CAN网络部分2IA和第二 CAN网络部分21B。每个CAN网络部分包括多个由CAN总线相连的CAN终端212A、212B，并且每个CAN网络部分21A、21B的CAN总线上连接有CAN收发器211A、211B，用于将总线信号CAN_H、CAN_L与收发信号CAN_TX1、CAN_RX1、CAN_TX2、CAN_RX2进行互相转换。CAN收发器是本领域的常用器件，这里不再详细描述其功能和使用方法。第二 CAN网络部分2IB的CAN收发器21IB上连接有光耦器件24，用于将第一 CAN网络部分21A与第二 CAN网络部分21B进行电气隔离。当然，很显然光耦器件24也可以连接在第一 CAN网络部分2IA的CAN收发器21IA上。光耦器件24首先将输入的电信号转换为光信号，并接着将光信号再转换为电信号，从而实现电气隔离。光耦器件24可以由诸如光电二极管的任意光接收器和诸如发光二极管的任意光发射器件构成。在第一 CAN网络部分21A的CAN收发器211A与光耦器件24之间连接有用于CAN网络的中继电路22 (下文简称为CAN中继电路22)。CAN中继电路22用于两个CAN网络部分21A、21B之间的数据中继，S卩，将来自两个CAN网络部分21A、21B的数据分别向对方转发，从而实现两个CAN网络部分21A、21B的总线的数据信号的同步。本发明的CAN中继电路22可以通过可编程逻辑芯片(诸如CPLD、FPGA、或GAL)实现，也可以通过分离的逻辑器件(诸如分离的与门、非门等)实现，或者通过可编程逻辑芯片与分离的逻辑器件的组合实现，或者也可以制造为专用芯片。下文中将详细说明CAN中继电路22的工作原理和逻辑结构。在图2的示例CAN网络中，MCU 23 (主控板)作为第一 CAN网络部分21A的一个终端连接于第一 CAN网络部分21A的总线上，当然，其也可以连接到第二 CAN网络部分21B上。根据图2的设计，实现了不同CAN节点21A、21B之间的电气隔离以及CAN总线间的中继转发，并且，不同的CAN节点之间不需要主控板进行转发，因此，相对于主控制板而言，所有的CAN节点都处在同一个CAN网络中，即相对于主控板而言，第一 CAN网络部分21A与第二 CAN网络部分21B构成单个独立的CAN网络，而不是两个分离的CAN网络。
[0068]根据图2的CAN网络优选用于CT设备中，因为上述CAN网络既能够实现电气隔离又能够在隔离的各部分之间进行直接链路通讯，符合CT设备对高可靠性和高安全性的要求，例如这样的CAN网络不会因为MCU 23的临时故障而导致两个CAN网络部分之间信号转发的故障。
[0069]因此，本发明的一个实施例还提供一种CT设备，其包括上述CAN网络，这样的CT设备具备高可靠性和高安全性。需要注意的是，虽然上述CAN网络优选用于CT设备中，但并不限于此，上述CAN网络可以应用于任何需要对节点进行电气隔离的设备中。此外，上述CAN中继电路22也不限于用于这样的CAN网络结构中，其可以用于任何需要进行中继的CAN网络或CAN网络部分之间，这些需要中继的CAN网络或CAN网络部分之间不一定具有光耦隔离，例如，CAN中继电路22也可以直接用于两个独立的CAN网络之间，即类似于在图2的结构中去除光耦器件24之后的结构。
[0070]下面具体描述CAN中继电路22的工作原理和逻辑结构。CAN总线的特点是基于无损的仲裁方式(显性电平覆盖隐形电平)，每个节点收发器在总线上同时发送和监听，且总线上显性时为低(“O”)有效，所以CAN中继电路主要需要解决总线间中继时的转发互锁和延时保护的问题，以保证CAN中继电路两侧的CAN网络部分正常工作和直通互连。
[0071]图3示出了根据本发明的一个实施例的CAN中继电路22的结构框图。所示的CAN中继电路22包括:第一接收端RX_A，用于从第一 CAN网络部分21A接收信号(电平);第二接收端RX_B，用于从第二 CAN网络部分21B接收信号；第一发送端TX_A，用于向第一 CAN网络部分21A发送信号；第二发送端TX_B，用于向第二 CAN网络部分21B发送信号；第一转发逻辑门单元32A，连接于第一接收端RX_A与第二发送端TX_B之间；第二转发逻辑门单元32B，连接于第二接收端RX_B与第一发送端TX_A之间；以及一个锁定单元31，用于控制对第一转发逻辑门单元31A和第二转发逻辑门单元31B的锁定。
[0072]图4A和图4B是用于说明根据本发明的一个实施例的CAN中继电路22的处理的时序图，其中横轴为时间，纵轴为电平，“I”隐性电平，“O”表示显性电平。起初，当第一 CAN网络部分21A和第二 CAN网络部分21B的总线都空闲时，CAN网络的收发器211A、211B (参见图2)的发送端和接收端上的电平都为隐性电平“I”(在本公开中，以隐性电平为“I”、显性电平为“O”作为示例，但如果实践中采用“O”为隐性电平，“I”为显性电平，则本发明中的隐性电平也可以是“O”，显性电平也可以是“1”)，从而，CAN中继电路22的所有接收端和发送端RX_A、RX_B、TX_A、TX_B也都为隐性电平“ 1”，见图4A和4B的401时段。当针对某一侧CAN网络部分的接收端(这里，以第一接收端RX_A为例)首先收到显性电平“O”时，锁定单元31立即锁住第一转发逻辑门单元32A，以阻止另一侧的接收端(即第二接收端RX_B)向第一发送端TX_A的转发，并同时将该显性电平向第二发送端TX_B转发，此时，如图4A的402A时段所示，第一接收端RX_A和第二发送端TX_B都变为显性电平“0”，并且该显性电平“O”从第二发送端TX_B通过第二 CAN网络部分2IB的CAN收发器21IB (参见图2)转发到第二接收端RX_B，所以第二接收端RX_B也变为显性电平“0”，但第一发送端TX_A由于第二转发逻辑门52B的锁定而仍然保持隐性电平“I”。需要说明的是，在图4A中，第二接收端RX_B的电平在时段402A开始时仍为隐性电平“1”，在经过了一延时tn后才变为显性电平“0”，这是由于第二发送端TX_B到第二接收端RX_B的转发电路(即，图2中的CAN收发器211B)本身的延时所导致的。由此可见，此时CAN总线的A和B两侧(即第一 CAN总线部分21A和第二 CAN总线部分21B)都为显性电平“O”。在此期间，如果第二接收端RX_B上也收到B侧CAN总线的显性电平“0”，即使其不被转发到A侧也不影响两侧电平的一致性。接着，当第一接收端RX_A所接收的信号变为隐性电平“I”后，该隐性电平“I”被转发到第二发送端TX_B，此时表示第一CAN网络部分21A变为空闲，因此理论上应该立即释放第二接收端RX_B到第一发送端TX_A的锁定，以便能够将第二 CAN网络部分21B可能发出的显性电平“O”转发到第一 CAN网络部分21A。然而，正如以上所提到的，由于信号从第二接收端TX_B转发到第二接收端RX_B会有一段自身电路所导致的延时tn，所以虽然此时第二发送端TX_B已变为‘1’，但第二接收端RX_BM会保持一段时间为显性电平“0”，而该显性电平“O”并不是B侧CAN总线上的终端发出的显性电平，仅是由于延迟所导致的“伪显性电平”。如果该“伪显性电平”被转发到第一发送端TX_A，则会造成总线的堵塞，即，如果该“伪显性电平”被转发到第一发送端TX_A，则其经过一段延迟后被转移到第一接收RX_A，然后再被第一转发逻辑门电路32A转发到B侧的第二发送端TX_B，并且经过一段延迟再次被转发到第二接收端TX_B，因此，该“伪显性电平”将在网络中循环，从而导致总线阻塞。为了解决该问题，根据本发明，当第一接收端RX_A所接收的信号变为隐性电平“I”时，锁定单元31不立即释放对第二转发逻辑门单元32B的锁定，而是在延迟一预定时段(保护时间)tpl后再释放该锁定，以防止该“伪显性电平”的转发，并同时能够在保护时间tpl之后将B侧的“真实”电平转发到A侧。该预定时段tpl根据信号从第二接收端TX_B转移到第二接收端RX_B的延时tn而确定，例如，tpl可以等于或大于tn。并且，由于实际电路中tn远小于一个比特的时间长度，因此可以将tpl选择为远小于一个比特的时间长度，例如小于比特长度的10%或1%或更小，在这种情况下，即使在该保护时间tpl期间B侧CAN总线实际发送了显性电平“1”，A侧CAN总线通常也不会丢失该显性电平所对应的比特，因为仅该比特中极小的部分未转发到A侧CAN网络部分中。通过以上的延时保护，一方面防止了网络阻塞，另一方面保证了 A、B两侧CAN网络部分中的数据一致。例如，如果保护时间tpl过后第二接收端RX_BM为显性电平“0”，则该显性电平“O”被转发到第一接收端RX_A，即，释放对第二转发逻辑门单元32B的锁定。如图4A的时段403A所示，第一接收端TX_A在时段403A开始的tpl时段内没有随着第二发送端RX_B而立即变为显性电平“0”，而是保持了预定时段tpl的隐性电平“1”，并且在预定时段tpl之后变为显性电平“0”，从而保证了两侧CAN总线电平的一致性。由此可见，根据本发明，既防止了由于自身收发延迟可能导致的总线堵塞，也保证了两侧CAN总线的信号一致性。
[0073]以上处理可以等价描述为:当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A首先接收到显性电平时，所述锁定单元31锁住所述第二转发逻辑门单元32B，以阻止所述第二接收端RX_B向所述第一发送端TX_A的转发，并且所述第一转发逻辑门单元32A将显性电平转发至所述第二发送端TX_B，此后，当所述第一接收端TX_A从显性电平变为隐性电平时，所述锁定单元31在延迟第一预定时段tpl后释放对所述第二转发逻辑门单元32B的锁定。
[0074]以上以第一接收端RX_A首先接收到显性电平“ I ”为例进行了说明，类似地，第二接收端RX_B首先接收到显性电平“I”时的处理可如下描述:当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第二接收端RX_B首先接收到显性电平时，所述锁定单元31锁住所述第一转发逻辑门单元32A，以阻止所述第一接收端RX_A向所述第二发送端TX_B的转发，并且所述第二转发逻辑门单元32B将显性电平转发至所述第一发送端TX_A，此后，当所述第二接收端RX_B从显性电平变为隐性电平时，所述锁定单元31在延迟第二预定时段tp2后释放对所述第一转发逻辑门32A单元的锁定。同样地，这里的第二预定时段tp2根据信号从第一接收端TX_A转移到第一接收端RX_A的延时ti2而确定，例如，tp2可以等于或大于ti2。并且，由于实际电路中ti2远小于一个比特的时间长度，因此可以将tp2选择为远小于一个比特的时间长度，例如小于比特长度的10%或1%或更小。并且，第一预定时段tpl和第二预定时段tp2可以相同也可以不相同。
[0075]此外，在两侧的CAN总线都空闲的情况下，还可能两侧同时变为非空闲，即第一接收端RX_A和第二接收端RX_B同时从隐性电平“O”变为显性电平“I”。此时，CAN中继电路两侧的转发逻辑门单元32A和32B会产生互锁，即，锁定单元31同时锁定第一转发逻辑门单元32A和第二转发逻辑门单元32B，使得第一接收端RX_A和第二接收端RX_B都不能向相应的第二发送端TX_B和第一发送端TX_A转发。此时，A、B两侧的电平都为显性电平“0”，见图4B的402B时段。当一侧信号(以第一接收端RX_A为例)变为隐性电平“ I”时，锁定单元31释放对第二转发逻辑门单元32B的锁定，使得第二接收端RX_B的显性电平“O”直接转发到第一发送端TX_A，从而保证了总线信号的转发和一致性，如图4B的时段403B所示。需要注意的是，如上所述，由于第一发送端TX_A的显性电平“O”会通过第一 CAN网络部分21A的收发器211A转发到第一接收端RX_A，所以第一接收端RX_A经过了延时ti2后再次变为显性电平“0”，此时，CAN中继电路22的各端口的电平状态如图4B的404B端所示，其与图4A中的402A延迟之后的状态类似(区别仅在于将A、B两侧互换)，后续处理也将类似。虽然图中未示出，但同样地，当第二接收端RX_B变为隐性电平“I”时，锁定单元31释放对第一转发逻辑门32A单元的锁定，使得第一接收端RX_A的显性电平“O”直接转发到第二发送端TX_B，或者，当第一接收端RX_A和第二接收端RX_B同时变为隐性电平“I”时，锁定单元31同时释放对第一转发逻辑门单元32A和第二转发逻辑门单元32B的锁定，此时CAN总线回到空闲状态。
[0076]以上处理可等价地描述为:当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A和所述第二接收端1?_4同时接收到显性电平时，所述锁定单元31锁住所述第一转发逻辑门单元32A以及所述第二转发逻辑门单元32B，以分别阻止所述第一接收端RX_A向所述第二发送端TX_B的转发以及所述第二接收端RX_B向所述第一发送端TX_B的转发，此后，当所述第一接收端RX_A和/或所述第二接收端RX_B从显性电平变为隐性电平时，所述锁定单元31相应地释放对所述第二转发逻辑门32B和/或所述第一转发逻辑门单元32A的锁定。
[0077]图3中的各个单元可以整体或各自通过可编程逻辑芯片实施，例如CPLD、FPGA或GAL，本领域的技术人员可以根据以上处理流程利用诸如超高速集成电路硬件描述语言(VHDL)等硬件描述语言设计出基于可编程逻辑芯片的上述CAN中继电路22。可编程逻辑芯片具有易于升级的优点，其可满足和适应不同CAN收发电路延时的要求，即可以方便地设置和改变第一预定时段tpl和第二预定时段tp2。当然，也可以将上述CAN中继电路设计为专用电路，专用电路体积小成本低。此外，以上各个单元也可以通过分离器件(例如与门、或门等)实现，本领域的技术人员可以根据以上处理流程设计出特定的分离器件电路来实现上述CAN中继电路。
[0078]下面参照图5描述根据本发明的一个实施例的CAN中继电路22的一个具体示例性结构。图5示出了图3中锁定单元31的示例性结构。在该实施例中，上述锁定单元31包括:第一转发锁定单元511A，连接于所述第一接收端RX_A与所述第二转发逻辑门单元52B之间；第二转发锁定单元511B，连接于所述第二接收端RX_B与所述第一转发逻辑门单元52A之间；第一延迟锁定单元512A，连接于所述第一发送端TX_A与所述第一转发逻辑门单元52A之间；以及第二延迟锁定单元512B，连接于所述第二发送端TX_B与所述第二转发逻辑门单元52B之间。参照图3所描述的由锁定单元31实现的处理可具体由图5的以上各个锁定单元511A、511B、512A、512B完成，具体处理如下:当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A首先接收到显性电平时，所述第一转发锁定单元51IA锁住所述第二转发逻辑门单元52B，以阻止所述第二接收端RX_B向所述第一发送端TX_A的转发，并且所述第一转发逻辑门单元52A将显性电平转发至所述第二发送端TX_B，此后，当所述第一接收端RX_A从显性电平变为隐性电平时，所述第一转发锁定单元511A释放对所述第二转发逻辑门单元52B的锁定，并且所述第二延迟锁定单元512B将所述第二转发逻辑门52B锁住所述第一预定时段tpl后释放；当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第二接收端RX_B首先接收到显性电平时，所述第二转发锁定单元511B锁住所述第一转发逻辑门单元52A，以阻止所述第一接收端RX_A向所述第二发送端TX_B的转发，并且所述第二转发逻辑门单元52B将显性电平转发至所述第一发送端TX_A，此后，当所述第二接收端RX_B从显性电平变为隐性电平时，所述第二转发锁定单元511B释放对所述第一转发逻辑门单元52A的锁定，并且所述第一延迟锁定单元512A将所述第一转发逻辑门52A锁定所述第二预定时段tp2后释放；以及当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A和所述第二接收端TX_B同时接收到显性电平时，所述第一转发锁定单元511A锁住所述第二转发逻辑门单元52B，以阻止所述第二接收端RX_B向所述第一发送端TX_A的转发，并且所述第二转发锁定单元511B锁住所述第一转发逻辑门单元52A，以阻止所述第一接收端RX_A向所述第二发送端TX_B的转发，此后，当所述第一接收端1?_4和/或所述第二接收端RX_B从显性电平变为隐性电平时，所述第一转发锁定单元511A和/或所述第二转发锁定单元511B相应地释放对所述第二转发逻辑门单元52B和/或所述第一转发逻辑门单元52A的锁定。
[0079]与图3同样的，根据图5的各个单元可以整体或各自通过可编程逻辑芯片实施，或者可以将上述CAN中继电路设计为专用电路；或者可以通过分离器件实现。
[0080]图6示出了实现图5所示的电路模块的一个示例性逻辑电路。图6的逻辑电路可以根据上文描述的电路模块的处理通过例如VHDL硬件设计语言编写硬件设计程序而获得，本领域的技术人员熟知这样的程序编写方式，这里不再累述。如图6和图5所示，所述第一延迟锁定单兀512A包括由第一非门611和第一延迟器(DL) 621构成的第一串联电路，所述第一串联电路的输入端连接至所述第一发送端TX_A ;所述第二延迟锁定单元512B包括由第二非门612和第二延迟器622构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端TX_B ;所述第一转发锁定单元511A包括第三非门613，所述第三非门613的输入端连接至所述第一接收端RX_A ;所述第二转发锁定单元511B包括第四非门614，所述第四非门614的输入端连接至所述第二接收端RX_B ;所述第一转发逻辑门单元5IA包括第一与门631、第一或门641和第二或门642，所述第一与门631的第一输入端连接至所述第四非门614的输出端，所述第一与门631的第二输入端连接至所述第二发送端TX_B，所述第一与门631的输出端连接至所述第二或门642的第二输入端，所述第二或门642的第一输入端连接至所述第一串联电路的输出端，所述第二或门642的输出端连接至所述第一或门641的第二输入端，所述第一或门641的第一输入端连接到所述第一接收端RX_A，并且所述第一或门641的输出端连接至所述第二发送端TX_B ;以及所述第二转发逻辑门单元52B包括第二与门632、第三或门643和第四或门644，所述第二与门632的第一输入端连接到所述第三非门613的输出端，所述第二与门632的第二输入端连接至所述第一发送端TX_A，所述第二与门632的输出端连接至所述第四或门644的第二输入端，所述第四或门644的第一输入端连接至所述第二串联电路的输出端，所述第四或门644的输出端连接至所述第三或门643的第二输入端，所述第三或门643的第一输入端连接至所述第二接收端RX_B，并且所述第三或门643的输出端连接到所述第一发送端TX_A。这里的与门、非门、或门、以及延迟器都是逻辑电路的标准逻辑单元，因而不再具体描述。如上所述的，延迟器621、622的具体延时时间可以根据同一侧的发送端到接收端的电路延时来确定，延迟器621,622可以设置相同或不同的延迟时间。
[0081]此外，图6中所示的逻辑电路本身隐含了上文所描述的逻辑处理关系，所以其本身构成完整的技术方案，该技术方案提供一种用于控制器局域网的中继电路22，包括:第一接收端RX_A、第二接收端RX_B、第一发送端TX_A和第二发送端TX_B ;由第一非门611和第一延迟器621构成的第一串联电路，所述第一串联电路的输入端连接至所述第一发送端TX_A;由第二非门612和第二延迟器622构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端TX_B ;第三非门613，所述第三非门613的输入端连接至所述第一接收端RX_A ;第四非门614，所述第四非门614的输入端连接至所述第二接收端RX_B ;第一与门631、第一或门641和第二或门642，所述第一与门631的第一输入端连接至所述第四非门614的输出端，所述第一与门631的第二输入端连接至所述第二发送端TX_B，所述第一与门631的输出端连接至所述第二或门642的第二输入端，所述第二或门642的第一输入端连接至所述第一串联电路的输出端，所述第二或门642的输出端连接至所述第一或门641的第二输入端，所述第一或门641的第一输入端连接到所述第一接收端RX_A，并且所述第一或门641的输出端连接至所述第二发送端TX_B ;以及第二与门632、第三或门643和第四或门644，所述第二与门632的第一输入端连接到所述第三非门613的输出端，所述第二与门632的第二输入端连接至所述第一发送端TX_A，所述第二与门632的输出端连接至所述第四或门644的第二输入端，所述第四或门644的第一输入端连接至所述第二串联电路的输出端，所述第四或门644的输出端连接至所述第三或门643的第二输入端，所述第三或门643的第一输入端连接至所述第二接收端RX_B，并且所述第三或门643的输出端连接到所述第一发送端TX_A。同样地，延迟器621、622的具体延时时间可以根据同一侧的发送端到接收端的电路延时来确定，延迟器621、622可以设置相同或不同的延迟时间。
[0082]需要说明的是，图6仅是实现图5中的电路模块的一个示例性逻辑电路，本领域的技术人员可以根据参照图3和5的电路模块所描述的处理获得不同的具体逻辑电路。并且，在可编程逻辑芯片的电路设计中，图6中的逻辑电路通常是通过使用硬件描述语言(诸如VHDL)根据电路模块的处理所编写的硬件设计程序而自动生成的，因此，生成的逻辑电路不一定与图6完全相同,但这些变型都包含在本发明的构思中,例如,在图6中，第一非门611与第一延迟器621的位置可以互换，第二非门612与第二延迟器622的位置也可以互换。
[0083]此外，由于在某些可编程逻辑芯片中逻辑资源非常有限(例如GAL)，因此，图7示出了根据本发明的另一实施例的CAN中继电路22的结构框图，在该实施例中，两侧共用一个延迟器，从而减少触发器资源的占用，该设计可以在小的可编程逻辑芯片内实现。如图7所示，图3中的锁定单元31包括:第一转发锁定单元711A，连接于所述第一接收端RX_A与所述第二转发逻辑门单元72B之间；第二转发锁定单元711B，连接于所述第二接收端RX_B与所述第一转发逻辑门单元72A之间；以及一个延迟锁定单元712，用于根据来自所述第一发送端TX_A的信号、来自第一转发锁定单元711A的信号、来自所述第二发送端TX_B的信号以及来自第二转发锁定单元711B的信号控制对所述第一转发逻辑门单元72A和所述第二转发逻辑门单元72B的锁定延迟，并且其中当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A首先接收到显性电平时，所述第一转发锁定单元711A锁住所述第二转发逻辑门单元72B，以阻止所述第二接收端RX_B向所述第一发送端TX_A的转发，并且所述第一转发逻辑门单元72A将显性电平转发至所述第二发送端TX_B，此后，当所述第一接收端RX_A从显性电平变为隐性电平时，所述第一转发锁定单元711A释放对所述第二转发逻辑门单元72B的锁定，并且所述延迟锁定单元712将所述第二转发逻辑门72B锁住所述第一预定时段tpl后释放；当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第二接收端RX_A首先接收到显性电平时，所述第二转发锁定单元711B锁住所述第一转发逻辑门单元72A，以阻止所述第一接收端RX_A向所述第二发送端TX_A的转发，并且所述第二转发逻辑门单元72B将显性电平转发至所述第一发送端TX_A，此后，当所述第二接收端RX_B从显性电平变为隐性电平时，所述第二转发锁定单元711B释放对所述第一转发逻辑门单元72A的锁定，并且所述延迟锁定单元712将所述第一转发逻辑门单元72A锁定第二预定时段tp2后释放；以及当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A和所述第二接收端RX_B同时接收到显性电平时，所述第一转发锁定单元711A锁住所述第二转发逻辑门单元72B，以阻止所述第二接收端RX_B向所述第一发送端TX_A的转发，并且所述第二转发锁定单元711B锁住所述第一转发逻辑门单元72A，以阻止所述第一接收端RX_A向所述第二发送端TX_B的转发，此后，当所述第一接收端RX_A和/或所述第二接收端RX_B从显性电平变为隐性电平时，所述第一转发锁定单元711A和/或所述第二转发锁定单元711B相应地释放对所述第二转发逻辑门单元72B和/或所述第一转发逻辑门单元72A的锁定。
[0084]与图3同样的，根据图7的实施例的各个单元可以整体或各自通过可编程逻辑芯片实施，或者可以将上述CAN中继电路设计为专用电路；或者可以通过分离器件实现。本领域的技术人员可以根据参照图7的电路模块所描述的处理设计出具体的逻辑电路。并且，在可编程逻辑芯片的电路设计中，可以通过使用硬件描述语言(诸如VHDL)根据上述电路模块的处理编写硬件设计程序来自动生成具体的逻辑电路，因此，这里不再累述图7的具体逻辑电路。
[0085]基于本发明的CAN中继电路，本发明还提供了一种用于包括中继电路22的控制器局域网的中继方法，所述中继电路22包括:第一接收端RX_A，用于从第一控制器局域网部分21A接收信号；第二接收端RX_B，用于从第二控制器局域网部分21B接收信号；第一发送端TX_A，用于向所述第一控制器局域网部分21A发送信号；以及第二发送端TX_B，用于向所述第二控制器局域网部分21B发送信号，其中所述中继方法包括:当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A首先接收到显性电平时，锁定所述第二接收端RX_B向所述第一发送端TX_A的转发，并且将显性电平转发至所述第二发送端TX_B，此后，当所述第一接收端TX_A从显性电平变为隐性电平时，延迟第一预定时段tpl后启动所述第二接收端RX_B向所述第一发送端TX_A的转发；
[0086]当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第二接收端RX_B首先接收到显性电平时，锁定所述第一接收端RX_A向所述第二发送端TX_B的转发，并且将显性电平转发至所述第一发送端TX_A，此后，当所述第二接收端RX_B从显性电平变为隐性电平时，延迟第二预定时段tp2后启动所述第一接收端RX_A向所述第二发送端TX_B的转发；以及
[0087]当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A和所述第二接收端RX_B同时接收到显性电平时，锁定所述第一接收端RX_A向所述第二发送端TX_B的转发以及所述第二接收端RX_B向所述第一发送端TX_B的转发，此后，当所述第一接收端RX_A和/或所述第二接收端RX_B从显性电平变为隐性电平时，相应地启动所述第二接收端RX_B向所述第一发送端TX_B的转发和/或所述第一接收端RX_A向所述第二发送端TX_B的转发。上述方法的具体细节与以上关于CAN中继电路所描述的相同，这里不再累述。通过以上方法，实现了隔离的CAN网络部分之间的直接链路通讯。
[0088]本发明提供了一种用于控制器局域网的中继电路和方法、控制器局域网以及CT设备。根据本发明的中继电路，当一侧接收端首先接收到显性电平时，锁定另一侧接收端向本侧发送端的转发，并且将显性电平转发至另一侧的发送端，此后，当本侧接收端从显性电平变为隐性电平时，延迟预定时段后启动另一接收端向本侧发送端的转发；并且，当两侧接收端同时接收到显性电平时，分别锁定对方侧接收端向本侧发送端的转发，此后，当一侧或两侧接收端从显性电平变为隐性电平时，分别启动对方侧接收端向本侧发送端的转发。本发明的中继电路优选通过可编程逻辑芯片实现，并且优选用于CT设备领域。
[0089]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种用于控制器局域网的中继电路(22)，包括: 第一接收端(RX_A)，用于从第一控制器局域网部分(21A)接收信号； 第二接收端(RX_B)，用于从第二控制器局域网部分(21B)接收信号； 第一发送端(TX_A)，用于向所述第一控制器局域网部分(21A)发送信号； 第二发送端(TX_B)，用于向所述第二控制器局域网部分(21B)发送信号； 第一转发逻辑门单元(32A、52A、72A)，连接于所述第一接收端(RX_A)与所述第二发送端(TX_B)之间； 第二转发逻辑门单元(32B、52B、72B)，连接于所述第二接收端(RX_B)与所述第一发送端(TX_A)之间；以及 一个锁定单元(31)，用于控制对所述第一转发逻辑门单元(32A、52A、72A)和所述第二转发逻辑门单元(32A、52A、72A)的锁定， 其中，当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)首先接收到显性电平时，所述锁定单元(31)锁住所述第二转发逻辑门单元(32B、52B、72B)，以阻止所述第二接收端(RX_B)向所述第一发送端(TX_A)的转发，并且所述第一转发逻辑门单元(32A、52A、72A)将显性电平转发至所述第二发送端(TX_B)，此后，当所述第一接收端(TX_A)从显性电平变为隐性电平时，所述锁定单元(31)在延迟第一预定时段(tpl)后释放对所述第二转发逻辑门单元(32B、52B、72B)的锁定； 当在所述第一接收端(RX_ A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第二接收端(RX_B)首先接收到显性电平时，所述锁定单元(31)锁住所述第一转发逻辑门单元(32A、52A、72A)，以阻止所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发，并且所述第二转发逻辑门单元(32B、52B、72B)将显性电平转发至所述第一发送端(TX_A)，此后，当所述第二接收端(RX_B)从显性电平变为隐性电平时，所述锁定单元(31)在延迟第二预定时段(tp2)后释放对所述第一转发逻辑门单元(32A、52A、72A)的锁定；以及 当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)和所述第二接收端(RX_A)同时接收到显性电平时，所述锁定单元(31)锁住所述第一转发逻辑门单元(32A、52A、72A)以及所述第二转发逻辑门单元(32B、52B、72B)，以分别阻止所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发以及所述第二接收端(RX_B)向所述第一发送端(TX_B)的转发，此后，当所述第一接收端(RX_A)和/或所述第二接收端(RX_B)从显性电平变为隐性电平时，所述锁定单元(31)相应地释放对所述第二转发逻辑门(32B、52B、72B)和/或所述第一转发逻辑门单元(32A、52A、72A)的锁定。
2.如权利要求1所述的中继电路(22)，其中 所述锁定单元(31)包括: 第一转发锁定单元(511A)，连接于所述第一接收端(RX_A)与所述第二转发逻辑门单元(52B)之间； 第二转发锁定单元(511B)，连接于所述第二接收端(RX_B)与所述第一转发逻辑门单元(52A)之间；第一延迟锁定单元(512A)，连接于所述第一发送端(TX_A)与所述第一转发逻辑门单元(52A)之间；以及 第二延迟锁定单元(512B)，连接于所述第二发送端(TX_B)与所述第二转发逻辑门单元(52B)之间， 其中，当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)首先接收到显性电平时，所述第一转发锁定单元(511A)锁住所述第二转发逻辑门单元(52B)，以阻止所述第二接收端(RX_B)向所述第一发送端(TX_A)的转发，并且所述第一转发逻辑门单元(52A)将显性电平转发至所述第二发送端(TX_B)，此后，当所述第一接收端(RX_A)从显性电平变为隐性电平时，所述第一转发锁定单元(511A)释放对所述第二转发逻辑门单元(52B)的锁定，并且所述第二延迟锁定单元(512B)将所述第二转发逻辑门(52B)锁住所述第一预定时段(tpl)后释放； 当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第二接收端(RX_B)首先接收到显性电平时，所述第二转发锁定单元(511B)锁住所述第一转发逻辑门单元(52A)，以阻止所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发，并且所述第二转发逻辑门单元(52B)将显性电平转发至所述第一发送端(TX_A)，此后，当所述第二接收端(RX_B)从显性电平变为隐性电平时，所述第二转发锁定单元(511B)释放对所述第一转发逻辑门单元(52A)的锁定，并且所述第一延迟锁定单元(512A)将所述第一转发逻辑门(52A)锁定所述第二预定时段(tp2 )后释放；以及 当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)和所述第二接收端(TX_B)同时接收到显性电平时，所述第一转发锁定单元(511A)锁住所述第二转发逻辑门单元(52B)，以阻止所述第二接收端(RX_B)向所述第一发送端(TX_A)的转发，并且所述第二转发锁定单元(511B)锁住所述第一转发逻辑门单元(52A)，以阻止所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发，此后，当所述第一接收端(RX_A)和/或所述第二接收端(RX_B)从显性电平变为隐性电平时，所述第一转发锁定单元(511A)和/或所述第二转发锁定单元(511B)相应地释放对所述第二转发逻辑门(52B)和/或所述第一转发逻辑门单元(52A)的锁定。
3.如权利要求2所述的中继电路(22)，其中 所述第一延迟锁定单元(512A)包括由第一非门(611)和第一延迟器(621)构成的第一串联电路，所述第一串联电路的输入端连接至所述第一发送端(TX_A)； 所述第二延迟锁定单元(512B)包括由第二非门(612)和第二延迟器(622)构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端(TX_B )； 所述第一转发锁定单元(511A)包括第三非门(613)，所述第三非门(613)的输入端连接至所述第一接收端(RX_A)； 所述第二转发锁定单元(511B)包括第四非门(614)，所述第四非门(614)的输入端连接至所述第二接收端(RX_B)； 所述第一逻辑门单元(52A)包括第一与门(631)、第一或门(641)和第二或门(642)，所述第一与门(631)的第一输入端连接至所述第四非门(614)的输出端，所述第一与门(631)的第二输入端连接至所述第二发送端(TX_B)，所述第一与门(631)的输出端连接至所述第二或门(642)的第二输入端，所述第二或门(642)的第一输入端连接至所述第一串联电路的输出端，所述第二或门(642)的输出端连接至所述第一或门(641)的第二输入端，所述第一或门(641)的第一输入端连接到所述第一接收端(RX_A)，并且所述第一或门(641)的输出端连接至所述第二发送端(TX_B);以及 所述第二逻辑门单元(52B)包括第二与门(632)、第三或门(643)和第四或门(644)，所述第二与门(632)的第一输入端连接到所述第三非门(613)的输出端，所述第二与门(632)的第二输入端连接至所述第一发送端(TX_A)，所述第二与门(632)的输出端连接至所述第四或门(644)的第二输入端，所述第四或门(644)的第一输入端连接至所述第二串联电路的输出端，所述第四或门(644)的输出端连接至所述第三或门(643)的第二输入端，所述第三或门(643)的第一输入端连接至所述第二接收端(RX_B)，并且所述第三或门(643)的输出端连接到所述第一发送端(TX_A)。
4.如权利要求1所述的中继电路(22)，其中 所述锁定单元(31)包括: 第一转发锁定单元(711A)，连接于所述第一接收端(RX_A)与所述第二转发逻辑门单元(72B)之间； 第二转发锁定单元(711B)，连接于所述第二接收端(RX_B)与所述第一转发逻辑门单元(72A)之间；以及 一个延迟锁定单元 (712)，用于根据来自所述第一发送端(TX_A)的信号、来自第一转发锁定单元(711A)的信号、来自所述第二发送端(TX_B)的信号以及来自第二转发锁定单元(711B)的信号控制对所述第一转发逻辑门单元(72A)和所述第二转发逻辑门单元(72B)的锁定延迟， 其中，当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)首先接收到显性电平时，所述第一转发锁定单元(711A)锁住所述第二转发逻辑门单元(72B)，以阻止所述第二接收端(RX_B)向所述第一发送端(TX_A)的转发，并且所述第一转发逻辑门单元(72A)将显性电平转发至所述第二发送端(TX_B)，此后，当所述第一接收端(RX_A)从显性电平变为隐性电平时，所述第一转发锁定单元(711A)释放对所述第二转发逻辑门单元(72B)的锁定，并且所述延迟锁定单元(712)将所述第二转发逻辑门(72B)锁住所述第一预定时段(tpl)后释放； 当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第二接收端(RX_A)首先接收到显性电平时，所述第二转发锁定单元(711B)锁住所述第一转发逻辑门单元(72A)，以阻止所述第一接收端(RX_A)向所述第二发送端(TX_A)的转发，并且所述第二转发逻辑门单元(72B)将显性电平转发至所述第一发送端(TX_A)，此后，当所述第二接收端(RX_B)从显性电平变为隐性电平时，所述第二转发锁定单元(711B)释放对所述第一转发逻辑门单元(72A)的锁定，并且所述延迟锁定单元(712)将所述第一转发逻辑门单元(72A)锁定第二预定时段(tp2)后释放；以及当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)和所述第二接收端(RX_B)同时接收到显性电平时，所述第一转发锁定单元(711A)锁住所述第二转发逻辑门单元(72B)，以阻止所述第二接收端(RX_B)向所述第一发送端(TX_A)的转发，并且所述第二转发锁定单元(711B)锁住所述第一转发逻辑门单元(72A)，以阻止所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发，此后，当所述第一接收端(RX_A)和/或所述第二接收端(RX_B)从显性电平变为隐性电平时，所述第一转发锁定单元(711A)和/或所述第二转发锁定单元(711B)相应地释放对所述第二转发逻辑门单元(72B)和/或所述第一转发逻辑门单元(72A)的锁定。
5.一种用于控制器局域网的中继电路(22)，包括: 第一接收端(RX_A)、第二接收端(RX_B)、第一发送端(TX_A)和第二发送端(TX_B)； 由第一非门(611)和第一延迟器(621)构成的第一串联电路,所述第一串联电路的输入端连接至所述第一发送端(TX_A)； 由第二非门(612)和第二延迟器(622)构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端(TX_B)； 第三非门(613)，所述第三非门(613)的输入端连接至所述第一接收端(RX_A)； 第四非门(614)，所述第四非门(614)的输入端连接至所述第二接收端(RX_B)； 第一与门(631)、第一或门(641)和第二或门(642)，所述第一与门(631)的第一输入端连接至所述第四非门(614)的输出端，所述第一与门(631)的第二输入端连接至所述第二发送端(TX_B)，所述第一与门(631)的输出端连接至所述第二或门(642)的第二输入端，所述第二或门(642)的第一输入端连接至所述第一串联电路的输出端，所述第二或门(642)的输出端连接至所述第一或门(641)的第二输入端，所述第一或门(641)的第一输入端连接到所述第一接收端(RX_A)，并且所述第一或门(641)的输出端连接至所述第二发送端(TX_B);以及 第二与门(632)、第三或门(643)和第四或门(644)，所述第二与门(632)的第一输入端连接到所述第三非门(613)的输出端，所述第二与门(632)的第二输入端连接至所述第一发送端(TX_A)，所述第二与门(632)的输出端连接至所述第四或门(644)的第二输入端，所述第四或门(644)的第一输入端连接至所述第二串联电路的输出端，所述第四或门(644)的输出端连接至所述第三或门(643)的第二输入端，所述第三或门(643)的第一输入端连接至所述第二接收端(RX_B)，并且所述第三或门(643)的输出端连接到所述第一发送端(TX_A)。
6.如权利要求1-5中的任一项所述的中继电路(22)，其中所述中继电路(22 )由可编程逻辑芯片实现。
7.一种控制器局域网，包括第一控制器局域网部分(21A)和第二控制器局域网部分(21B)，其中，所述第一控制器局域网部分(21A)与所述第二控制器局域网部分(21A)之间连接有如权利要求1-6中的任一项所述的中继电路(22)以及用于将所述第一控制器局域网部分(21A)和所述第二控制器局域网部分(21B)进行电气隔离的光耦器件(24)。
8.如权利要求7所述的控制局域网，其中，所述光耦器件(24)连接在所述中继电路 (22)与所述第二控制局域网部分(21B)之间，或者连接在所述中继电路(22)与所述第一控制局域网部分(21A)之间。
9.一种计算机X射线断层扫描(CT)设备，包括如权利要求7或8所述的控制器局域网。
10.一种用于包括中继电路(22)的控制器局域网的中继方法，所述中继电路(22)包括:第一接收端(RX_A)，用于从第一控制器局域网部分(21A)接收信号；第二接收端(RX_B)，用于从第二控制器局域网部分(21B)接收信号；第一发送端(TX_A)，用于向所述第一控制器局域网部分(21A)发送信号；以及第二发送端(TX_B)，用于向所述第二控制器局域网部分(2IB)发送信号，其中所述中继方法包括: 当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)首先接收到显性电平时，锁定所述第二接收端(RX_B)向所述第一发送端(TX_A)的转发，并且将显性电平转发至所述第二发送端(TX_B)，此后，当所述第一接收端(TX_A)从显性电平变为隐性电平时，延迟第一预定时段(tpl)后启动所述第二接收端(RX_B)向所述第一发送端(TX_A)的转发； 当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第二接收端(RX_B)首先接收到显性电平时，锁定所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发，并且将显性电平转发至所述第一发送端(TX_A)，此后，当所述第二接收端(RX_B)从显性电平变为隐性电平时，延迟第二预定时段(tp2)后启动所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发；以及 当在所述第一接收端(RX_A)、所述第二接收端(RX_B)、所述第一发送端(TX_A)和所述第二发送端(TX_B)都处于隐性电平的情况下所述第一接收端(RX_A)和所述第二接收端(RX_B)同时接收到显性电平时，锁定所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发以及所述第二接收端(RX _B)向所述第一发送端(TX_B)的转发，此后，当所述第一接收端(RX_A)和/或所述第二接收端(RX_B)从显性电平变为隐性电平时，相应地启动所述第二接收端(RX_B)向所述第一发送端(TX_B)的转发和/或所述第一接收端(RX_A)向所述第二发送端(TX_B)的转发。
【文档编号】H04L12/40GK103812662SQ201210442028
【公开日】2014年5月21日 申请日期:2012年11月7日 优先权日:2012年11月7日
【发明者】刘兵, 杨儒珊 申请人:上海西门子医疗器械有限公司