专利名称：一种基于cmmb的rs编码系统及其实现方法
技术领域：
本发明涉及通信领域，尤其涉及一种基于CMMB的RS编码系统及其实现方法。
背景技术：
目前，现有技术中的RS编码器是使用组合逻辑实现的，而且要求使用高端的 FPGA。因为使用纯组合逻辑电路时，RS编码需要大量的组合逻辑设计，而FPGA对时序的要求比较高，大量的组合逻辑电路会导致时序问题，特别是复杂的环境中。高端的FPGA可以缓解大量组合逻辑带来的时序问题，但是处理时钟的时候也会因此受到限制。因为如果采用时序电路，从理论分析得到的RS编码的编码速率是数据速率的3倍，也就是说，如果数据速率是60M-100M，那么编码速率要接近300M，这对FPGA来说是有难度的，只能降低处理时钟，既影响了效率，同时还是多时钟处理。发明内容
本发明的目的是提供一种能在统一时钟处理下，采用时序逻辑来实现的基于CMMB 的RS编码系统。
本发明的另一目的是提供一种能在统一时钟处理下，采用时序逻辑来实现的基于 CMMB的RS编码实现方法。
为了解决上述技术问题，本发明所采用的技术方案是一种基于CMMB的RS编码系统,包括以下部分SDRAM控制器，用于接收信息码流，并对进入的校验码进行存储；字节交织器，用于对进入的信息码和校验码进行字节交织；内部存储器，用于对进入的信息码和校验码进行缓存； RS编码器，用于对信息码进行编码处理；所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。
作为所述的一种基于CMMB的RS编码系统的进一步改进，所述的RS编码器包括 读取器，用于每三个时钟读取一个信息码；生成器，用于通过三个时钟单元生成一个校验码；所述的内部存储器依次与读取器、生成器相连接。
作为所述的一种基于CMMB的RS编码系统的进一步改进，所述的生成器还包括 运算器，用于对信息码字与编码电路最后一个寄存器的值进行模二加运算；模二加运算的结果分别与RS编码的系数进行相乘；相乘的结果与上一级寄存器的结果进行模二加运算；移位器，用于对编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码；所述的生成器依次与运算器、移位器相连接。
本发明所采用的另一技术方案是一种基于CMMB的RS编码实现方法，包括以下步骤A、SDRAM控制器接收信息码流；B、信息码进入字节交织器进行字节交织；C、将交织后的信息码存储在内部存储器中；D、读取信息码并对其进行编码；E、将得到的校验码存储在内部存储器中；F、读取校验码进入字节交织器进行字节交织；G、交织后的校验码进入SDRAM控制器进行存储。
作为所述的一种基于CMMB的RS编码实现方法的进一步改进，所述的步骤D包括 Dl、每三个时钟读取一个信息码；D2、通过三个时钟单元生成一个校验码。
作为所述的一种基于CMMB的RS编码实现方法的进一步改进，所述的步骤D2包括51、信息码字进入编码电路；52、信息码字与编码电路最后一个寄存器的值进行模二加运算；53、模二加运算的结果分别与RS编码的系数进行相乘；54、相乘的结果与上一级寄存器的结果进行模二加运算； 55、编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码。
本发明的有益效果是本发明一种基于CMMB的RS编码系统通过SDRAM控制器、字节交织器、内部存储器和RS 编码器接收信息码流，并对进入的校验码进行存储，对进入的信息码和校验码进行字节交织，对进入的信息码和校验码进行缓存，对信息码进行编码处理，有效地节省FPGA内部资源和减少其运算量，使得在解决了 FPGA的时序问题的同时，还可以使用低端的FPGA进行设计，令本系统在复杂的环境下也能正常工作。
本发明的另一个有益效果是本发明一种基于CMMB的RS编码实现方法，通过SDRAM控制器接收信息码流，信息码进入字节交织器进行字节交织，将交织后的信息码存储在FPGA的内部存储器中，读取信息码并对其进行编码，将得到的校验码存储在内部存储器中，读取校验码进入字节交织器进行字节交织，交织后的校验码进入SDRAM控制器进行存储，解决了 FPGA的时序问题，在复杂的环境下保证了 FPGA的时序正确，并且使用低端的FPGA进行设计，有效地节省FPGA内部资源和减少其运算量。
下面结合附图对本发明的具体实施方式
作进一步说明图1是本发明一种基于CMMB的RS编码系统的原理方框图。
图2是本发明一种基于CMMB的RS编码系统的实施例一的原理方框图。
图3是本发明一种基于CMMB的RS编码系统的实施例二的原理方框图。
图4是本发明一种基于CMMB的RS编码实现方法的步骤流程图。
图5是本发明一种基于CMMB的RS编码实现方法步骤D实施例一的步骤流程图。
图6是本发明一种基于CMMB的RS编码实现方法步骤D实施例二的步骤流程图。
图7是本发明一种基于CMMB的RS编码系统的RS编码电路原理图。
具体实施方式
图1是本发明一种基于CMMB的RS编码系统的原理方框图，包括=SDRAM控制器， 用于接收信息码流；并对进入的校验码进行存储；字节交织器，用于对进入的信息码和校验码进行字节交织；内部存储器，用于对进入的信息码和校验码进行缓存；RS编码器，用于对信息码进行编码处理。所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。
图2是本发明一种基于CMMB的RS编码系统的实施例一的原理方框图，其中所述的RS编码器包括读取器，用于每三个时钟读取一个信息码；生成器，用于通过三个时钟单元生成一个校验码。所述的内部存储器依次与读取器、生成器相连接。
图3是本发明一种基于CMMB的RS编码系统的实施例二的原理方框图，其中所述的生成器还包括运算器，用于对信息码字与编码电路最后一个寄存器的值进行模二加运算；模二加运算的结果分别与RS编码的系数进行相乘；相乘的结果与上一级寄存器的结果进行模二加运算；移位器，用于对编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码。所述的生成器依次与运算器、移位器相连接。
图4是本发明一种基于CMMB的RS编码实现方法的步骤流程图，结合图1，本发明作为一种CMMB的RS编码实现方法，包括以下步骤A、SDRAM控制器接收信息码流； B、交织后的信息码进入字节交织器进行字节交织；C、将信息码存储在FPGA的内部存储器中；D、读取信息码并对其进行编码；E、将得到的校验码存储在内部存储器中；F、读取校验码进入字节交织器进行字节交织；G、交织后的校验码进入SDRAM控制器进行存储。
图5是本发明一种基于CMMB的RS编码实现方法步骤D实施例一的步骤流程图， 所述的步骤D包括Dl、每三个时钟读取一个信息码；D2、通过三个时钟单元生成一个校验码。
图6是本发明一种基于CMMB的RS编码实现方法步骤D实施例二的步骤流程图， 作为对实施例一的进一步改进，所述的步骤D2包括51、信息码字进入编码电路；52、信息码字与编码电路最后一个寄存器的值进行模二加运算；53、模二加运算的结果分别与RS编码的系数进行相乘；54、相乘的结果与上一级寄存器的结果进行模二加运算；55、编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码。
图7是本发明一种基于CMMB的RS编码系统的RS编码电路原理图。从图7可知， 编码电路中的乘法器个数和系数要根据RS的编码模式而定，CMMB系统中RS编码模式一共有四种，不同的编码模式器对应的乘法系数的个数和值都不一样。本发明兼容了四种模式的RS编码，可以根据对应的模式改变其电路模式。而且编码电路中的乘法器与普通的乘法器不一样，RS编码的运算过程中，加、减、乘和除的运算是在伽罗华域中进行的，所以需要对电路中的乘法器进行设计。
进一步，对伽罗华域乘法器，在RS编码中相乘的两个数分别是信息码字和乘法器系数，其中乘法器系数是固定的，根据不同的编码模式标准文档所给出的，把这些系数直接与信息码字进行相乘，这样一来相乘的结果的未知量只有信息码字，而且只是八比特的信息码字对应位的模二加运算。这种方法虽然增加了程序的量，但是简单易懂，使用FPGA 的逻辑资源更少，进一步节省了资源，同时减少了 FPGA的运算量。以下提供了例子，其中 multin为输入码字，g0为系数，g0=106,信息码字的结果rslt_g0如以下所示。
//multin*g0 g0 = 106rslt_g0[O]<=multin[2]'multin[3]'multin[5]'multin[6]'multin[7]; rslt_g0[I]<=multin
'multin[3]'multin[4]'multin[6]'multin[7]; rslt_g0[2]<=multin[I]'multin[2]'multin[3]'multin[4]'multin[6]; rslt_g0[3] <= multin
'multin[4]'multin[6]; rslt_g0[4] <= multin[I]'multin[2]'multin[3]'multin[6]; rslt_g0[5]<=multin
'multin[2]'multin[3]'multin[4]'multin [7]; rslt_g0[6]<=multin
'multin[I]'multin[3]'multin[4]'multin[5]; rslt_g0[7]<=multin[I]'multin[2]'multin[4]'multin[5]'multin[6];从上述内容可以看出本发明一种基于CMMB的RS编码系统及其实现方法，通过SDRAM控制器接收信息码流， 信息码进入字节交织器 进行字节交织，将交织后的信息码存储在FPGA的内部存储器中，读取信息码并对其进行编码，将得到的校验码存储在内部存储器中，读取校验码进入字节交织器进行字节交织，交织后的校验码进入SDRAM控制器进行存储，解决了 FPGA的时序问题， 在复杂的环境下保证了 FPGA的时序正确，并且使用低端的FPGA进行设计，有效地节省FPGA 内部资源和减少其运算量。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
权利要求
1.一种基于CMMB的RS编码系统，其特征在于，包括以下部分 SDRAM控制器，用于接收信息码流，并对进入的校验码进行存储； 字节交织器，用于对进入的信息码和校验码进行字节交织； 内部存储器，用于对进入的信息码和校验码进行缓存； RS编码器，用于对信息码进行编码处理； 所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。
2.根据权利要求1所述的一种基于CMMB的RS编码系统，其特征在于，所述的RS编码器包括 读取器，用于每三个时钟读取一个信息码； 生成器，用于通过三个时钟单元生成一个校验码； 所述的内部存储器依次与读取器、生成器相连接。
3.根据权利要求2所述的一种基于CMMB的RS编码系统，其特征在于，所述的生成器包括 运算器，用于对信息码字与编码电路最后一个寄存器的值进行模二加运算，模二加运算的结果分别与RS编码的系数进行相乘，相乘的结果与上一级寄存器的结果进行模二加运算； 移位器，用于对编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码； 所述的生成器依次与运算器、移位器相连接。
4.一种基于CMMB的RS编码实现方法，其特征在于，包括以下步骤 A、SDRAM控制器接收信息码流； B、信息码进入字节交织器进行字节交织； C、将交织后的信息码存储在内部存储器中； D、读取信息码并对其进行编码； E、将得到的校验码存储在内部存储器中； F、读取校验码进入字节交织器进行字节交织； G、交织后的校验码进入SDRAM控制器进行存储。
5.根据权利要求4所述的一种基于CMMB的RS编码实现方法，其特征在于，所述的步骤D包括 Dl、每三个时钟读取一个信息码； D2、通过三个时钟单元生成一个校验码。
6.根据权利要求5所述的一种基于CMMB的RS编码实现方法，其特征在于，所述的步骤D2包括 .51、信息码字进入编码电路； .52、信息码字与编码电路最后一个寄存器的值进行模二加运算； .53、模二加运算的结果分别与RS编码的系数进行相乘； .54、相乘的结果与上一级寄存器的结果进行模二加运算； .55、编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码。
全文摘要
本发明公开了一种基于CMMB的RS编码系统及其实现方法，系统包括SDRAM控制器，用于接收信息码流；并对进入的校验码进行存储；字节交织器，用于对进入的信息码和校验码进行字节交织；内部存储器，用于对进入的信息码和校验码进行缓存；RS编码器，用于对信息码进行编码处理。方法包括SDRAM控制器接收信息码流；信息码进入字节交织器进行字节交织；将交织后的信息码存储在内部存储器中；读取信息码并对其进行编码等步骤。本发明一种基于CMMB的RS编码系统及其实现方法有效地节省FPGA内部资源和减少其运算量，使得在解决了FPGA的时序问题的同时，还可以使用低端的FPGA进行设计，在复杂的环境下也能正常工作。
文档编号H04L1/00GK103001736SQ20121045819
公开日2013年3月27日 申请日期2012年11月15日 优先权日2012年11月15日
发明者郝禄国, 杨建坡, 曾文彬, 余嘉池, 方壮潮 申请人:奥维通信股份有限公司