专利名称：一种增强二次雷达fpga安全性的方法
技术领域：
本发明涉及FPGA的安全性设计范畴，尤其是一种增强二次雷达FPGA安全性的方法。
背景技术：
二次雷达是我公司为某些国家设计制造的带有西方体制敌我识别功能的二次雷达。二次雷达数量一般较少，外场维护时须根据实际情况和外方的要求进行升级或改进，所以其对设计成本和硬件的灵活性要求较高。此外，为了保护企业自身甚至国家的利益，须防止非授权方对关键技术(模块)的反向工程、过度构建和克隆等。针对二次雷达的特点，我们选择XC3S700AN进行FPGA (编码模块)的设计。XC3S700AN是Xilinx公司Spartan3AN系列的一种，是全球第一款可进行多重配置的非易失性FPGA (编码模块)，基于其独一无二的 ID等资源可实现低成本的安全性设计。一直以来我们都依靠某些具有加密功能的器件来实现FPGA的安全性设计。比如采用具有加锁功能的单片机来辅助FPGA完成硬件程序的加密，虽然该方案可以实现程序的防拷贝，但是单片机与FPGA之间通讯的信号是裸露在外面的，轻易地就会被其他人监听，然后通过逻辑推导，分析出单片机内部的时序关系，最后通过逻辑模拟即攻破了 FPGA与单片机筑起的安全壁垒。再比如被广泛采用的具有加密功能的存储芯片，以前的出口型产品中也有采用加密存储芯片来防止FPGA程序被他人非法拷贝的，与采用单片机加密的方案一样，存储器与FPGA通信的端口信号也是裸露在外的。基于XC3S700AN的FPGA设计方案则在具有防拷贝功能的同时，克服了以前FPGA程序加密方案信号裸露在外的弊端。本方案加密的一个关键点在于XC3S700AN每个FPGA具有唯一的一个ID，但是如果通过非法途径克隆出具有相同ID的FPGA来，该方案的安全性就会受到挑战。二次雷达FPGA的安全性需求主要包括防止原始密钥的泄漏、防止反向工程和防止模块的过度构建。原始密钥是加解密技术的关键，一旦泄露会造成极其严重的危害，所以在存储原始密钥时，须保证原始密钥在任何情况下的安全性，即使被敌方窃取也无法提取其中的有效信息。原始密钥的存储是功能的一部分，采取的存储方法与存储ID的方法类似。JTAG(—种国际标准测试协议)在方便工程设计人员的同时，也为非授权的用户通过反向工程窃取内部配置程序提供了便利。通过反向工程，非授权者不需要投入大量的研发资金就可以完成产品的开发。防止方向工程，保护设计方的合法权益不受侵害是设计人员应该重点考虑的问题。非授权者通过对关键性模块进行克隆，其无需花费任何的研发费用就可以生产出同样的模块。从长远来看，其获得的利益显而易见，但对于设计方却是维护费用、后期备件等经济利益的损失。为了维护设计方的合法权益和经济利益不受到侵害，针对上述存在的威胁，FPGA采用了开机ID校验和实时JTAG监听的安全机制。
发明内容
本发明的目的是提供一种增强二次雷达FPGA安全性的方法，通过将程序设计与FPGA的ID进行绑定来提高FPGA设计的安全性。为达到上述目的，采用的技术方案为，FPGA加载完配置文件后，首先读取硬件的ID,其次读取存储器中的校验码，最后校验码经解密处理后与ID进行比较，若一致则执行正常的功能，否则启动重新配置命令；FPGA重新配置后，首先将读取的ID加密后存储在ISF上，删除重配置时使用的配置文件；FPGA接收密钥，采用中断处理的方法，当接收到有效的密钥信息后，首先将密钥信息存储在ISF中，然后重新读取，并回传校验。·优选步骤在ID校验通过后，对JTAG端口进行监听，一旦监听到安全威胁，FPGA启动保护策略。优选步骤所述的保护策略具体为擦除程序存储器中的配置文件，并启动重新配置命令，刷新FPGA的工作状态。优选步骤ID校验涉及两个进程，Pl进程读取ISF的校验码，并解密；P2进程将解密后的ID与Pl进程读取的ID相比较。综上所述，由于采用了上述技术方案，本发明的有益效果是虽然FPGA的ID对每个人都是可见的，但是针对ID进行的加密算法，只有设计者自己知道，就像银行的ATM卡，卡号是公开的，但是密码只有自己知道。本设计方案中FPGA在执行完ID的加密算法之后，配置程序中的加密算法部分被彻底删除，防止了加密算法的泄露。综合利用XC3S700AN的内部资源，基于其全球唯一的ID，采用多重配置和JTAG端口监听技术，实现低成本的FPGA安全性设计，降低乃至杜绝非授权者对西方体制FPGA的拷贝，保护工厂的经济利益。本设计方案可应用于基于FPGA的设计领域，对个人或单位的知识产权起到积极的保护作用。
本发明将通过例子并参照附图的方式说明，其中
图1是ICAP接口示意 图2是ICAP时序 图3是重置命令设计流程；
图4是DNA_P0RT模块接口 ；
图5是读取ID示意 图6是SPI —ACCESS模块接口 ；
图7是编码模块工作原理框 图8是开机ID校验设计流程 图9是擦除配置文件的设计流程 图10是JTAG监听设计流程见图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。I多重配置技术
多重配置技术是在配置存储芯片存储两个或多个配置文件，由FPGA自己选择触发进行重新配置的技术。重配置的地址和模式可以在ISE中设置，也可以在重配置命令中设置。当接收到重配置控制命令后，FPGA通过ICAP、JTAG等接口发送重配置命令，完成对FPGA的重配置。XC3S700AN有ICAP和JTAG两种接口，在FPGA的设计中使用了 ICAP接口发送重配置命令。ICAP模块实现了架构和FPGA配置控制器之间的接口，常用于配置完成后实现Spartan-3A/3AN/3A DSP平台中的重配置功能，其接口如图1所示，其中I [7:0]是8比特输入；0[7:0]是8比特输出，WRITE是写控制信号，低有效；CE是时钟使能信号，低有效； BUSY是ICAP模块状态输出接口，高表示繁忙；CLK是时钟输入接口。在FPGA的设计中通过ISE设置重配置的地址和模式，所以在重配置命令中未涉及。进入ISE后，点击右键进入Generate Programming File —> Process Properties***—> Configuration Options —> next—config—addr完成设置，XC3S700AN的重配置地址是一个固定值0x0C0000。两个配置文件都存放在ISF中，所以模式不需要修改。ICAP模块1[7:0]低位在前高位在后，与习惯用法不用，使用时须注意。ICAP的时序如图2所示。根据ICAP的时序要求，重配置命令的设计流程如图3所示 VHDL实现
配置寄存器初始化进程 process (reset, ICAP_clk)
variable time_delay:1nteger range 0 to 10000; begin
if reset=’ 0’ thencounter<=l;time_delay:=0;state <= delay;
ICAP—ce〈=，I，；
ICAP_wr 〈= ’ I，；
ICAP—I <= x"FF";else
if ICAP—elk’ event and ICAP—elk=’ I’ then case state is
when delay=〉----延时 IMS
if time_delay<10000 then time_delay:=time_deIay+I;
权利要求
1.一种增强二次雷达FPGA安全性的方法，其特征在于FPGA加载完配置文件后，首先读取硬件的ID，其次读取存储器中的校验码，最后校验码经解密处理后与ID进行比较，若一致则执行正常的功能，否则启动重新配置命令；FPGA重新配置后，首先将读取的ID加密后存储在ISF上，删除重配置时使用的配置文件；FPGA接收密钥，采用中断处理的方法，当接收到有效的密钥信息后，首先将密钥信息存储在ISF中,然后重新读取,并回传校验。
2.根据权利要求1所述的一种增强二次雷达FPGA安全性的方法，其特征在于还包括以下步骤在ID校验通过后，对JTAG端口进行监听，一旦监听到安全威胁，FPGA启动保护策略。
3.根据权利要求2所述的一种增强二次雷达FPGA安全性的方法，其特征在于所述的保护策略具体为擦除程序存储器中的配置文件，并启动重新配置命令，刷新FPGA的工作状态。
4.根据权利要求1或2或3所述的一种增强二次雷达FPGA安全性的方法，其特征在于ID校验涉及两个进程，Pl进程读取ISF的校验码，并解密；P2进程将解密后的ID与Pl 进程读取的ID相比较。
全文摘要
本发明公开了一种增强二次雷达FPGA安全性的方法，涉及FPGA的安全性设计范畴，方法如下FPGA加载完配置文件后，首先读取硬件的ID，其次读取存储器中的校验码，最后校验码经解密处理后与ID进行比较，若一致则执行正常的功能，否则启动重新配置命令；FPGA重新配置后，首先将读取的ID加密后存储在ISF上，删除重配置时使用的配置文件。本发明合理利用了FPGA的资源，降低了设计成本，采用与硬件ID绑定和监听JTAG端口的方法，防止非授权用户对FPGA的反向工程、克隆等。此外，在空间占用率和功耗上也有显著的改善。目前，该设计方案已利用在某二次雷达设备中，功能稳定可靠。
文档编号H04L9/06GK103023647SQ20121049190
公开日2013年4月3日 申请日期2012年11月28日 优先权日2012年11月28日
发明者刘伟伟 申请人:四川九洲空管科技有限责任公司