专利名称：一种基于mdpcm的集成电路高速数字接口模块的制作方法
技术领域：
本发明涉及一种集成电路高速数字接口模块。
背景技术：
随着电路集成工艺的发展，芯片的处理速度越来越高，芯片接口的处理速度也越来越高。例如PCI Express以及SATA等， 已经速度到了数GHz级别，处理器的速度也已经到了几十GHz。如此高的数据传输速率，对数据传输信道环境的要求也增加了，大量使用等长线、电磁兼容、阻抗匹配等高速电路设计技术。另一个方面，随着芯片接口电路速度的提高，也增加了对设计人员的基本功要求，包括高速电路的设计能力以及传输线路的阻抗匹配等，因为不仅需要考虑线路长度匹配、阻抗匹配等原因，还要考虑电路电磁兼容性等问题，这些原因也限制了高速率接口技术的普及，只要设计中稍未满足高速电路设计要求，就可能造成接口速度下降，甚至不能满足接口标准要求。所以，如何在保证数据传输速率的前提下可以降低对高速电路设计的苛刻要求，不仅可以简化电路设计人员的能力要求，也可以加速了高速处理芯片的市场推广。
发明内容
本发明是为了在保证高速集成电路芯片接口速率的前提下，降低信道中传输的脉冲的频率与个数，进而达到降低脉冲速率但不减小数据速率的目的，从而提供一种基于MDPCM的集成电路高速数字接口模块。一种基于MDPCM的集成电路高速数字接口模块，它包括控制器CPUl ,MDPCM调制器
2、锁相环3和MDPCM解调器4 ；所述控制器CPUl的调制器控制信号输出端与MDPCM调制器2的控制信号输入端连接；所述控制器CPUl的解调器控制信号输出端与MDPCM解调器4的控制信号输入端连接；控制器CPUl的锁相环控制信号输出端与锁相环3的控制信号输入端连接；所述锁相环3的数据发送高速时钟信号输出端clk_outT2与MDPCM调制器2的时钟信号输入端连接；所述锁相环3的数据接收高速时钟信号输出端clk_outR2与MDPCM解调器4的时钟信号输入端连接；控制器CPUl的控制信号输入端是基于MDPCM的集成电路高速数字接口模块的控制信号输入端；所述控制器CPUl的应答信号输出端是基于MDPCM的集成电路高速数字接口模块的应答信号输出端；所述锁相环3的时钟信号输入端是基于MDPCM的集成电路高速数字接口模块的外部参考时钟输入端clk_in ；所述锁相环3的数据发送低速时钟信号输出端clk_outTl是基于MDPCM的集成电路高速数字接口模块的数据发送低速时钟信号输出端；所述锁相环3的数据接收低速时钟信号输出端clk_outRl是基于MDPCM的集成电路高速数字接口模块的数据接收低速时钟信号输出端；所述锁相环3的数据发送高速时钟信号输出端clk_outT2是基于MDPCM的集成电路高速数字接口模块的数据发送高速时钟信号输出端；所述锁相环3的数据接收高速时钟信号输出端clk_outR2是基于MDPCM的集成电路高速数字接口模块的数据接收高速时钟信号输出端；MDPCM调制器2的数据输入端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输入端；所述MDPCM调制器2的接口信号输出端是基于MDPCM的集成电路高速数字接口模块的接口信号输出端；MDPCM解调器4的数据输出端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输出端；所述MDPCM调制器4的接口信号输入端是基于MDPCM的集成电路高速数字接口模块的接口信号输入端。MDPCM调制器2包括MDPCM调制控制器21、输入数据锁存器22、数据映射器23和MDPCM波形生成器24 ；
所述MDPCM调制控制器21的位宽参数及锁存时序设置信号输出端与输入数据锁存器22的位宽参数及锁存时序设置信号输入端连接；所述MDPCM调制控制器21的映射模式选择信号输出端与数据映射器23的映射模式选择信号输入端连接；所述MDPCM调制控制器21的调制参数设置信号输出端与MDPCM波形生成器24的调制参数设置信号输入端连接；输入数据锁存器22的数据输入端是MDPCM调制器2的位宽可编程总线数据输入端；所述输入数据锁存器22的数据输出端与数据映射器23的数据输入端连接；所述数据映射器23的数据输出端与MDPCM波形生成器24的数据输入端连接；MDPCM调制控制器21的控制信号输入端是MDPCM调制器2的外部控制信号输入端；MDPCM调制控制器21的应答信号输出端是MDPCM调制器2的应答信号输出端；MDPCM波形生成器24的时钟信号输入端是MDPCM调制器2的时钟信号输入端；MDPCM波形生成器24的接口信号输出端是MDPCM调制器2的接口信号输出端。MDPCM解调器4包括MDPCM解调控制器31、输出数据锁存器32、数据判决与映射器33和MDPCM波形识别器34 ；所述MDPCM解调控制器31的位宽参数及锁存时序设置信号输出端与输出数据锁存器32的位宽参数及锁存时序设置信号输入端连接；所述MDPCM解调控制器31的映射模式选择信号输出端与数据判决与映射器33的映射模式选择信号输入端连接；所述MDPCM解调控制器31的调制参数设置信号输出端与MDPCM波形识别器34的调制参数设置信号输入端连接；输出数据锁存器32的数据输出端是MDPCM解调器4的位宽可编程总线数据输出端；所述输出数据锁存器32的数据输入端与数据判决与映射器33的数据输出端连接；所述数据判决与映射器33的数据输入端与MDPCM波形识别器34的数据输出端连接；MDPCM解调控制器31的控制信号输入端是MDPCM解调器4的外部控制信号输入端；MDPCM解调控制器31的应答信号输出端是MDPCM解调器4的应答信号输出端；MDPCM波形识别器34的时钟信号输入端是MDPCM解调器4的时钟信号输入端；MDPCM波形识别器34的接口信号输入端是MDPCM解调器4的接口信号输入端。MDPCM调制器2的周期为Tn，所述Tn是根据公式Tn = tBS+(n+l)tslot获得的；其中n为M进制的系统数据中的码元，η = 0,1,..., M-1 ；tBS为MDPCM调制中基本波形的持续时间，tslot为相邻两个码元的调制脉冲周期之间的时间分辨间隔；M为大于2的正整数；其中tBS和的取值范围由系统的参数和信道环境决定，并且满足以下关系tslot〈 tBS。MDPCM解调器4中采用的解调方法依据最大释然概率准则实现的，所述最大释然概率准则是根据公式
权利要求
1.一种基于MDPCM的集成电路高速数字接口模块，其特征是它包括控制器CPU(I)、 MDPCM调制器(2)、锁相环(3)和MDPCM解调器(4)；所述控制器CPU(I)的调制器控制信号输出端与MDPCM调制器(2)的控制信号输入端连接；所述控制器CPU(I)的解调器控制信号输出端与MDPCM解调器(4)的控制信号输入端连接；控制器CPU(I)的锁相环控制信号输出端与锁相环(3)的控制信号输入端连接；所述锁相环⑶的数据发送高速时钟信号输出端clk_outT2与MDPCM调制器⑵的时钟信号输入端连接；所述锁相环(3)的数据接收高速时钟信号输出端clk_outR2与MDPCM解调器(4) 的时钟信号输入端连接；控制器CPU(I)的控制信号输入端是基于MDPCM的集成电路高速数字接口模块的控制信号输入端；所述控制器CPU(I)的应答信号输出端是基于MDPCM的集成电路高速数字接口模块的应答信号输出端；所述锁相环(3)的时钟信号输入端是基于MDPCM的集成电路高速数字接口模块的外部参考时钟输入端clk_in ；所述锁相环(3)的数据发送低速时钟信号输出端clk_outTl是基于MDPCM的集成电路高速数字接口模块的数据发送低速时钟信号输出端；所述锁相环(3)的数据接收低速时钟信号输出端clk_outRl是基于MDPCM的集成电路高速数字接口模块的数据接收低速时钟信号输出端；所述锁相环(3)的数据发送高速时钟信号输出端clk_outT2是基于MDPCM的集成电路高速数字接口模块的数据发送高速时钟信号输出端；所述锁相环(3)的数据接收高速时钟信号输出端clk_outR2是基于MDPCM的集成电路高速数字接口模块的数据接收高速时钟信号输出端；MDPCM调制器(2)的数据输入端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输入端；所述MDPCM调制器(2)的接口信号输出端是基于MDPCM的集成电路高速数字接口模块的接口信号输出端；MDPCM解调器(4)的数据输出端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输出端；所述MDPCM调制器(4)的接口信号输入端是基于MDPCM的集成电路高速数字接口模块的接口信号输入端。
2.根据权利要求1所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于 MDPCM调制器⑵包括MDPCM调制控制器(21)、输入数据锁存器(22)、数据映射器(23)和 MDPCM波形生成器(24)；所述MDPCM调制控制器(21)的位宽参数及锁存时序设置信号输出端与输入数据锁存器(22)的位宽参数及锁存时序设置信号输入端连接；所述MDPCM调制控制器(21)的映射模式选择信号输出端与数据映射器(23)的映射模式选择信号输入端连接；所述MDPCM调制控制器(21)的调制参数设置信号输出端与MDPCM波形生成器(24)的调制参数设置信号输入端连接；输入数据锁存器(22)的数据输入端是MDPCM调制器(2)的位宽可编程总线数据输入端；所述输入数据锁存器(22)的数据输出端与数据映射器(23)的数据输入端连接； 所述数据映射器(23)的数据输出端与MDPCM波形生成器(24)的数据输入端连接；MDPCM调制控制器(21)的控制信号输入端是MDPCM调制器⑵的外部控制信号输入端；MDPCM调制控制器(21)的应答信号输出端是MDPCM调制器(2)的应答信号输出端； MDPCM波形生成器(24)的时钟信号输入端是MDPCM调制器(2)的时钟信号输入端；MDPCM波形生成器(24)的接口信号输出端是MDPCM调制器⑵的接口信号输出端。
3.根据权利要求2所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于 MDPCM解调器(4)包括MDPCM解调控制器(31)、输出数据锁存器(32)、数据判决与映射器 (33)和MDPCM波形识别器(34)；所述MDPCM解调控制器(31)的位宽参数及锁存时序设置信号输出端与输出数据锁存器(32)的位宽参数及锁存时序设置信号输入端连接；所述MDPCM解调控制器(31)的映射模式选择信号输出端与数据判决与映射器(33)的映射模式选择信号输入端连接；所述 MDPCM解调控制器(31)的调制参数设置信号输出端与MDPCM波形识别器(34)的调制参数设置信号输入端连接；输出数据锁存器(32)的数据输出端是MDPCM解调器(4)的位宽可编程总线数据输出端；所述输出数据锁存器(32)的数据输入端与数据判决与映射器(33)的数据输出端连接；所述数据判决与映射器(33)的数据输入端与MDPCM波形识别器(34)的数据输出端连接；MDPCM解调控制器(31)的控制信号输入端是MDPCM解调器(4)的外部控制信号输入端；MDPCM解调控制器(31)的应答信号输出端是MDPCM解调器(4)的应答信号输出端； MDPCM波形识别器(34)的时钟信号输入端是MDPCM解调器(4)的时钟信号输入端；MDPCM 波形识别器(34)的接口信号输入端是MDPCM解调器(4)的接口信号输入端。
4.根据权利要求3所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于 MDPCM调制器(2)的周期为Tn，所述Tn是根据公式Tn = tBS+(n+l)tslot其中n为M进制的系统数据中的码元，η = 0,1, ... ,M-1 ；tBS为MDPCM调制中基本波形的持续时间，tsl()t为相邻两个码元的调制脉冲周期之间的时间分辨间隔；M为大于2的正整数；其中tBS和tsl(rt的取值范围由系统的参数和信道环境决定，并且满足以下关系
5.根据权利要求4所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于 MDPCM解调器(4)中采用的解调方法依据最大释然概率准则实现的，所述最大释然概率准则是根据公式decM1.[^] = argmin||rv-^||2t^T获得解调后的原始数据η ；式中\为判断区域，是根据公式
6.根据权利要求5所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于slot〈 t:w+卜每 V-，+00V/获得的。数据映射器(23)中采用的映射方式依据格雷码映射法则。
7.根据权利要求5所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于数据映射器(23)中采用的映射方式依据二进制映射法则。
8.根据权利要求6或7所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于数据判决与映射器(33)中采用与映射器(23)中采用的映射方式相反的映射法则。
全文摘要
一种基于MDPCM的集成电路高速数字接口模块，涉及一种集成电路高速数字接口模块。是为了在保证高速集成电路芯片接口速率的前提下，降低信道中传输的脉冲的频率与个数，进而达到降低脉冲速率但不减小数据速率的目的。它的控制器CPU的调制器控制信号输出端与MDPCM调制器的控制信号输入端连接，控制器CPU的解调器控制信号输出端与MDPCM解调器的控制信号输入端连接；控制器CPU的锁相环控制信号输出端与锁相环的控制信号输入端连接；锁相环的数据发送高速时钟信号输出端与MDPCM调制器的时钟信号输入端连接；锁相环的数据接收高速时钟信号输出端与MDPCM解调器的时钟信号输入端连接。本发明适用于高速数字集成电路中。
文档编号H04L27/00GK103001901SQ20121051608
公开日2013年3月27日 申请日期2012年12月5日 优先权日2012年12月5日
发明者何胜阳, 赵雅琴, 任广辉 申请人:哈尔滨工业大学