推挽式源极串联端接发射机设备和系统的制作方法
【专利摘要】本实用新型提供一种推挽式源极串联端接发射机设备和系统，所述推挽式源极串联端接发射机设备例如为基于电压模式驱动器（VMD）的推挽式源极串联端接（SST）发射机，其随着电压输出幅值的减小能够消耗较少的电流。发射机包括具有第一支路和第二支路的发射机电路。当启用所述第一支路以发送模拟输出信号时，禁用所述第二支路，反之亦然。输入二进制信号的一个或多个比特值能够用于选择性地启用或禁用所述第一支路和第二支路。
【专利说明】推挽式源极串联端接发射机设备和系统
【技术领域】
[0001]本公开总体上涉及电子电路。更具体地但非排他性地，本公开涉及ー种发射机电路。
【背景技术】
[0002]千兆比特级发射机广泛用于当前的串行链路中，例如串行高级技术附件(SATA)和外围设备互连高速(PCIe)通信链路。通常使用两种此类发射机:基于电流模式驱动(CMD)的发射机和基于电压模式驱动器(VMD)的发射机。相对于基于CMD的发射机，使用基于VMD的发射机的ー个原因是产生横跨在接收机的端接电阻器Rrx的相同电压幅值所需的电流量较小。较小的电流量转换为基于VMD处的发射机的较低功耗。
[0003]对于ー些串行链路族，基于VMD的发射机的缺点是可获得的单端最大输出电压电平，其通常局限于电源的一半(1/2*VCC)。在大多数高速串行链路中，以差分方式发射信号ー这个条件转换为VCC的理论最大峰一峰差分输出幅值电压。在通过引入高损耗和/或失真的传输信道发送信号的情况下，这个减小的电压电平可能成为限制因素。
[0004]当前，高速发射机利用均衡化技术来补偿传输信道的高损耗和频域特性。均衡化补偿信号随着其通过传输信道传播的退化和失真，以使得接收机能够接收足以可用的信号。为了产生均衡化的信号，可以在模拟域以及数字域中使用各种技木。
[0005]这种技术最有效的ー个是使用数模转换器(DAC)来产生使信号均衡化所需的各种输出电压电平。源极串联端接(SST)发射机是通常使用的基于VMD的发射机的实例，其可以获得相对于基于CMD的发射机的较低功耗。
[0006]SST发射机通常包括耦合到VCC的两个电路支路(每ー个都具有电阻Rl和R2)，通过两个电路支路以作为DAC处理的一部分的差分方式发送信号。这种实现方式的缺点在于两个电路支路中一直存在从VCC流到地的电流，而与产生的输出电压无关。使用N比特DAC,产生的输出电压越低，两个支路中的电流损失越高。例如，为了产生1/2*VCC的输出电压电平，两个支路中的电阻值可以是Rl=50ohm，R2=无穷大，从而在假定接收机的端接电阻器Rrx=IOOohm且VCC=IV情况下得到5mA的电流。例如作为替代，产生明显低得多的输出电压 1/31*VCC 涉及了 Rl=1550/16ohm 且 R2=1550/15，使得 Rl//R2=100ohm。然而，这种降低的输出电压转变为0.579mA的较高总电流消耗。
[0007]因此，对应于均衡化的输出电压的电流消耗显然与输出电压的幅值具有反比关系。输出电压的幅值越小，产生该输出电压所需的电流量就越高。这种较高的电流不利地导致增加的功耗，尤其是在通常涉及较低电压的应用中。
实用新型内容
[0008]根据ー个实施例，提供一种推挽式源极串联端接发射机设备，包括:发射机电路，包括第一支路和第二支路；其中，当禁用所述第二支路时，启用所述第一支路以发送输出模拟信号，并且其中，当禁用所述第一支路时，启用所述第二支路以发送所述输出模拟信号；并且其中，启用所述第一支路或所述第二支路以发送所述输出模拟信号的选择是基于所述发射机电路接收的输入ニ进制信号的比特值。
[0009]根据另ー实施例，提供一种推挽式源极串联端接发射机系统，包括:发射机，用于发送输出模拟信号；以及发射机电路，包括在所述发射机中并且具有第一支路和第二支路；其中，在禁用所述第二支路的同时，根据输入ニ进制信号选择性地启用所述第一支路，以发送输出模拟信号；并且其中，在禁用所述第一支路的同时，根据所述输入ニ进制信号选择性地启用所述第二支路，以发送所述输出模拟信号；并且其中，所述输出模拟信号由所述输入ニ进制信号转换而来。
【专利附图】
【附图说明】
[0010]參考附图来描述非限制性的和非排他性的实施例，其中，除非特别指明，在整个附图中，相似的參考标记指代相似的部分。
[0011]图1示出了根据ー个实施例的发射机电路的示意图。
[0012]图2示出了根据ー个实施例的多个单元格(unit cell)的一个单元格的发射机电路。
[0013]图3示出了根据另ー实施例的发射机电路。
[0014]图4示出了根据又ー实施例的发射机电路。
[0015]图5是示出适于实践公开的多个实施例的发射机电路和方法的示例性计算机系统的方框图。
【具体实施方式】
[0016]在本文中描述消耗较少电流的发射机电路的实施例。在以下的说明中，给出了多个特定细节，以提供对实施例的全面理解。可以无需ー个或多个特定细节，或者以其它方法、部件、材料等来实践实施例。在其它实例中，没有详细示出或描述公知的结构、材料或操作，以避免混淆实施例的方案。
[0017]说明书通篇中提到“一个实施例”或“实施例”意思是结合实施例描述的特定特征、结构或特性包括在至少ー个实施例中。因此，短语“在ー个实施例中”或“在实施例中”在本说明书通篇中多个位置的出现不必全部指代相同的实施例。此外，在一个或多个实施例可以以任何适合的方式组合特定特征、结构或特性。
[0018]一个实施例提供了发射机，例如基于电压模式驱动器(VMD)的推挽式源极串联端接(SST)发射机,其随着发射机的电压输出幅值的减小可以消耗较少的电流。发射机包括发射机电路，其具有第一支路和第二支路。当启用所述第一支路以发送模拟输出信号吋，禁用所述第二支路，反之亦然。输入ニ进制信号的一个或多个比特值可以用于选择性地启用或禁用所述第一和第二支路。
[0019]这种发射机电路的一个实施例的特征在于在发射较低输出(较低电压)幅值的同时所固有的电流节省。在一个实施例中，该特征可以用于串行链路实现方式中，以优化无需或不允许满幅值情况下的链路中的功率预算，例如在多次使用半幅值模式的PCIe传输中。另外，较低电流消耗的特征可以用于多协议和再用设计中，因为可以为最高功率情况设计完全相同的发射机，但仍可以用于不经历功率代价的其他情況。[0020]根据ー个实施例，提供了一种设备，具有包括第一支路和第二支路的发射机电路；其中，当禁用所述第二支路时，启用所述第一支路以发送模拟输出信号，并且其中当禁用所述第一支路时，启用所述第二支路以发送模拟输出信号；并且其中启用所述第一支路或第ニ支路以发送输出模拟信号的选择是基于由所述发射机电路接收的输入ニ进制信号的比特值。
[0021]根据所述设备的一个实施例，所述发射机电路包括基于电压模式驱动器(VMD)的推挽式源极串联端接发射机。
[0022]根据所述设备的一个实施例，所述第一支路包括第一电阻，由第一晶体管的导通电阻提供，第一电阻器，耦合到所述第一晶体管，第二晶体管的导通电阻，第二电阻器，耦合到所述第二晶体管，并且进一歩包括第二电阻，由耦合到所述第一和第二电阻器的至少ー个电路元件提供。
[0023]根据所述设备的一个实施例，所述第二支路包括第一电阻，由第三晶体管的导通电阻提供，第三电阻器，耦合到所述第三晶体管，第四晶体管的导通电阻，以及第四电阻器，耦合到所述第四晶体管。
[0024]根据所述设备的一个实施例，所述第二支路进一歩包括第二电阻，由还耦合到所述第三和第四电阻器的至少ー个电路元件提供。
[0025]根据所述设备的一个实施例，所述输出模拟信号的电平基于所述第一电阻和第二电阻。
[0026]根据所述设备的一个实施例，第一、第二、第三和第四晶体管中的每ー个都包括用于接收控制信号的控制端子，从而启用或禁用相应的第一、第二、第三和第四晶体管，并且其中，所述控制信号具有基于所述输入ニ进制信号的比特值的值。
[0027]根据所述设备的一个实施例，所述第一和第三晶体管包括P型金属氧化物半导体晶体管，并且其中，所述第二和第四晶体管包括N型金属氧化物半导体晶体管。
[0028]根据所述设备的一个实施例，所述至少一个电路元件包括耦合到至少ー个晶体管的至少ー个电阻器，并且其中，所述至少一个晶体管包括用于接收控制信号的控制端子，从而启用或禁用所述至少一个晶体管，并且其中，所述控制信号具有基于在提供给所述第一、第二、第三和第四晶体管的控制端子的控制信号之间的关系的值。
[0029]根据所述设备的一个实施例，启用所述第一支路或所述第二支路的选择基于输入ニ进制信号的极性，并且其中，所述极性由所述输入ニ进制信号的至少ー个比特值指示。
[0030]根据ー个实施例，所述设备进ー步包括多个单元格，其中，每ー个単元格都包括一种形式的发射机电路，其中，每ー形式的发射机电路都包括具有电阻值的第一和第二支路，并且其中，所述单元格中的电阻值共同起作用以确定所述输出模拟信号的电平。
[0031]根据所述设备的一个实施例，所述第一支路的至少一条腿与所述第二支路的至少一条腿共用一个电阻器。
[0032]根据另ー实施例，提供了ー种方法，包括由发射机电路接收输入ニ进制信号；在禁用所述发射机电路的第二支路的同时，启用所述发射机电路的第一支路，以发送输出模拟信号；以及在禁用所述发射机电路的第一支路的同时，启用所述发射机电路的第二支路，以发送所述输出模拟信号；其中，启用所述第一支路或第二支路以发送输出模拟信号的选择是基于由所述发射机电路接收的输入ニ进制信号的比特值。[0033]根据ー个实施例，所述方法进ー步包括根据所述第一支路和第二支路中的第一和第二电阻产生所述输出模拟信号的电平，其中:所述第一支路包括第一电阻，由第一晶体管的导通电阻提供，第一电阻器，耦合到所述第一晶体管，第二晶体管的导通电阻，第二电阻器，耦合到所述第二晶体管，并且进一歩包括第二电阻，由耦合到所述第一和第二电阻器的至少ー个电路元件提供；并且所述第二支路包括第一电阻，由第三晶体管的导通电阻提供，第三电阻器，耦合到所述第三晶体管，第四晶体管的导通电阻，第四电阻器，耦合到所述第四晶体管，并且进一歩包括第二电阻，由还耦合到所述第三和第四电阻器的至少ー个电路元件提供。
[0034]根据ー个实施例，所述方法进ー步包括向所述第一、第二、第三和第四晶体管中的每ー个提供控制信号，以启用或禁用相应的第一、第二、第三和第四晶体管，其中，所述控制信号具有基于所述输入ニ进制信号的比特值的值。
[0035]根据所述方法的一个实施例，所述至少一个电路元件包括耦合到至少一个晶体管的至少ー个电阻器，所述方法进ー步包括向所述至少一个晶体管提供控制信号，以启用或禁用所述至少一个晶体管，其中，所述控制信号具有基于提供给所述第一、第二、第三和第四晶体管的控制信号之间的关系的值。
[0036]根据所述方法的一个实施例，启用所述第一支路或所述第二支路的选择基于输入ニ进制信号的极性，并且其中，所述极性由所述输入ニ进制信号的至少ー个比特值指示。
[0037]根据所述方法的一个实施例，在多个单元格的每ー个中提供ー种形式的发射机电路，并且其中，每ー形式的发射机电路都包括具有电阻的第一和第二支路，所述电阻的值影响所述输出模拟信号的电平，所述方法进ー步包括选择ー个或多个单元格，以共同确定所述输出模拟信号的电平。
[0038]根据另ー实施例，提供了一种系统，包括发射机，用于发送输出模拟信号；以及发射机电路，包括在所述发射机中，并具有第一支路和第二支路；其中，在禁用所述第二支路的同时，根据输入ニ进制信号选择性地启用所述第一支路，以发送输出模拟信号；并且其中，在禁用所述第一支路的同时，根据输入ニ进制信号选择性地启用所述第二支路，以发送所述输出模拟信号；并且其中，所述输出模拟信号由所述输入ニ进制信号转换而来。
[0039]根据所述系统的ー个实施例，分别通过所述第一和第二支路的电流通路是十字形交叉布置。
[0040]根据所述系统的ー个实施例，在集成电路中形成所述第一和第二支路。
[0041]根据所述系统的ー个实施例，如果所述输出模拟信号的电平降低，则所述发射机电路的电流消耗水平降低。
[0042]根据ー个实施例，所述系统还包括接收机，用于接收所述发射机发送的所述输出模拟信号。
[0043]图1不出了根据ー个实施例的发射机电路100的表不。在一个实施例中，发射机电路100包括基于VMD的推挽式源极串联端接(PPSST)发射机，具有包括第一电路支路102和第二电路支路104的架构，所述第一电路支路102和第二电路支路104耦合到电源(例如，VCC)与地之间。第一电路支路102和第二电路支路104处于“十字形交叉“布置，使得ー个电路支路在电流流过电阻器R2的情况下启用，同时另ー电路支路在没有电流通过其的情况下禁用。[0044]特别地，在一个实施例中，第一电路支路102包括电阻器106 (具有R1/2或Rl —半的电阻值)，耦合到电阻器R2，其又耦合到电阻器108(也具有R1/2的电阻值)。如果第一电路支路102启用而第二电路支路104禁用，电流Il流过电阻器106，井随后通过电阻器R2 (显示为电流12)，随后通过电阻器108。
[0045]第二电路支路104包括电阻器110 (具有R1/2的电阻值)，耦合到电阻器R2，其又耦合到电阻器112 (也具有R1/2的电阻值)。如果第二电路支路104启用而第一电路支路102禁用，电流Il就流过电阻器110，井随后通过电阻器R2 (显示为电流12)，随后通过电阻器112。
[0046]将在接收机的端接电阻器Rrx (由虚线)表示为并联耦合到电阻器R2，具有流过此处的电流Irx。具有端接电阻器Rrx的接收机可以位于相对接近发射机电路100的位置，例如在相同电路板内，或者可以位于地理上更远的位置，例如在有线网络的另一端。
[0047]图1中显示了戴维南等效电路114，其中，等效电压Veq与电阻器116 (具有Rl//R2的电阻值)和端接电阻器Rrx串联耦合。在这个示例性实施例中可以将Veq的值表示为Veq=(VCC*R2)/(Rl+R2)。因此，通过改变这个等式中Rl和R2的值，在一个实施例中就有可能改变在端接电阻器Rrx处的电压，同时还保持发射机电路100的输出电阻等于端接电阻器 Rrx。
[0048]在图1所示的架构中并且与上述的两个支路同时都承载电流的传统架构相比，在任意给定时间发射机电路100中仅有ー个支路(或者第一支路102或者第二支路104)启用，从而极大地减小了在用以发送信号的DAC处理期间的电流消耗。例如，为了产生1/2*VCC的输出，发射机电路100可以使用5mA的电流，其中Rrx=100ohm、VCC=lV、Rl=100ohm且R2=无穷大ohm，并且如果产生均衡化的更低输出电压，就可以提供少得多的电流消耗。例如，为了产生1/30*VCC的较低输出电压，发射机电路100可以提供Rl=1500/lohm且R2=1500/14ohm的值，其转换为并联电阻值Rl//R2=100，从而提供了 644.4ii A的电流消耗。
[0049]在一个实施例中，其中使用5比特DAC实现发射机电路100，就可以产生2へN_2个输出电压电平(例如，30个不同电压电平)，用以产生全部30个电平的平均电流消耗例如仅为3.846mA。与如前所述的传统SST发射机的平均功耗8.330mA相比，一个实施例的发射机电路100可以实现相同的输出电压幅值和接近的分辨率(与2八N-1个输出电压电平相比的2へN-2个输出电压电平)，但具有少于一半的平均电流消耗。
[0050]在一个实施例中，当产生输出电压时(图1中示出为等效电压Veq)，互补金属氧化物半导体(CMOS)技术可以用于提供第一电路支路102与第二电路支路104的启用/禁用之间的转换。通过适当地选择位于单元格的多个电路腿中的Rl和R2的值(包括CMOS晶体管与电阻器的组合)，可以产生输出电压的多个电平(例如，在以上提供的5比特DAC的实例中的30个不同输出电压电平)，所述单元格并联耦合并且可以根据输入DAC的输入ニ进制码来选择。图2示出了这个示例性实现方式。
[0051]图2示出了根据ー个实施例的単元格200的发射机电路100。根据DAC的比特数N，可以存在一个或多个单元格200，每ー个単元格200都具有ー种形式的发射机电路100。为图2所示的实例提供5比特DAC，其接收带符号形式的输入ニ进制序列:SGN、BIT3、BIT2、BIT1、BIT0，其中，最高有效位(MSB)表示输出电压值的符号(SGN)或者极性，其它位表示绝对值。因此，5比特DAC的两个输入ニ进制极值可以是1_1111和0_1111。在图2所示的5比特DAC的情况下。存在15个单元格200，每ー个単元格都能够提供其输出电压的正负形式(相反极性的电压)，使得可以总共提供(2へ5 — 2 = 30) 30个可能的输出电压。
[0052]在图2的实施例中，每ー支路中的电阻都可以是CMOS晶体管的导通/截止电阻加上耦合到其的一个或多个电阻器的电阻之和。因此，结合图2阅读图1，对于第一支路102:具有R1/2的值的电阻器106由与第一电阻器204串联耦合的第一晶体管202的导通电阻提供，具有R1/2的值的电阻器108由与第二晶体管208的导通电阻串联耦合的第二电阻器206提供。此外，结合图2阅读图1，对于第二支路104:具有R1/2的值的电阻器110由与第三电阻器212串联耦合的第三晶体管210的导通电阻提供，具有R1/2的值的电阻器112由与第四晶体管216的导通电阻串联耦合的第四电阻器214提供。在一个实施例中，第一晶体管202可以包括P型MOS晶体管(PMOS);第二晶体管208可以包括N型MOS晶体管(NMOS);第三晶体管210可以包括PMOS晶体管；第四晶体管216可以包括NMOS晶体管。
[0053]可以在第一支路102和第二支路104中提供额外电阻值的ー个实施例的电阻器R2可以由至少ー个电路元件提供，例如通过电阻器220、与NMOS晶体管222的导通电阻并联耦合的PMOS晶体管218的导通电阻、和电阻器224的串联布置。由一个单元格200到另ー个単元格200，可以改变每ー个发射机电路100中的各个电阻器的值，从而使得每ー个単元格200都能够提供不同的输出电压。
[0054]图中226表示在此作为图示说明而呈现的5比特DAC的30个单元格的连接或其它耦合。
[0055]如本文通篇中所解释的，发射机电路100的实施例提供借助单个启用支路的输出电压，而不是借助相同发射机电路100中的两个启用支路。因此，在十字形交叉布置中，如果第一支路102在任何特定单元格200中启用，在单元格200中的第二支路102就禁用，反之亦然。此外，在一个实施例中，中心电阻器R2仅在第一支路102或第二支路104都不启用时才启用，以便保持R1//R2 = IOOohm的关系。
[0056]根据ー个实施例，(I)启用或禁用特定単元格中哪ー个支路，以及(2)选择ー个或多个单元格200中的哪些来提供输出电压电平的特定ー个的选择可以基于DAC接收的输入ニ进制数/序列/串/信号。输入ニ进制信号的比特的比特值自身可以构成控制信号，其输入图2所示的CMOS晶体管的控制端子(例如，栅极端子)，和/或可以从输入ニ进制信号的比特值导出其它值，导出的值又可以提供作为CMOS晶体管的控制端子的输入。比特值和/或导出值可以是ニ进制I或ニ进制0值，其启用或禁用所示的多个CMOS晶体管，以便提供启用一个支路同时禁用另一个支路的转换特征。
[0057]作为ー个实例，输入ニ进制序列的MSB的符号SGN可以用于选择启用一个支路的实施例，例如如果SGN是ニ进制I时启用第一支路102(并禁用第二支路104)，并且如果SGN是ニ进制0时启用第二支路104 (并禁用第一支路102)。因此，在一个实施例中，输入ニ进制信号的极性可以用于选择第一支路102或第二支路104。
[0058]可以单独或结合MSB的SGN使用输入ニ进制序列的其它位，选择ー个或多个单元格200 (其中具有被启用和被禁用的支路)，以提供特定ー个可能的输出电压。任何适当的逻辑或其它方法都可以用于各个支路、晶体管、単元格等的选择和启用，所以本发明不仅仅局限于本文公开的逻辑/方法。本文提供这些公开的逻辑/方法是为了说明性的目的，以便更好地理解示例性实施例的操作。[0059]在图2所示的具体实施例中，晶体管202在其控制端子接收值或信号RN，晶体管208在其控制端子接收值或信号RP，晶体管210在其控制端子接收值或信号LN，晶体管216在其控制端子接收值或信号LP，晶体管218在其控制端子接收值或信号CN，晶体管222在其控制端子接收值或信号CP。在一个实施例中，RN、RP、LP和LN值可以由输入二进制信号的比特值导出，并经由总线或线路228提供给单元格200中的发射机电路100。
[0060]对于图2的5比特DAC示例，以下等式可以用于基于输入二进制序列的符号SGN和比特O — 3来确定控制信号RN、RP、LP、LN、CP和CN的值:
[0061 ] LP[X] =SGN?BIT[X]:1’ b0
[0062]RP=SGN?I，b0:BITX
[0063]LN[X] = !LP [X]
[0064]RN[X] = !RP[X]
[0065]X= [3:0]
[0066]CP[X] = !LP[X]&!RP[X](表示LP的倒数与RP的倒数的逻辑AND)
[0067]CN[X] = !CP [X]
[0068]对于LP和RP，以上的等式表示以下:如果符号位是逻辑1，LP[X]假定为BIT[X]的值，否则假定为逻辑O的值。同时，如果符号位是逻辑1，PR[X]假定为逻辑O的值，否则假定为BIT[X]的值。LN[X]、RN[X]和CN[X]分别是LP[X]、RP[X]和CP[X]的倒数(用！符号显示)。
[0069]在这里为5比特DAC提供了实例，其中，特定输入二进制序列是1_0011:`[0070]SGN=I; BIT [3] =0; BIT [2] =0; BIT [I] =1; BIT [O] =1;
[0071 ] LP [3] =0; LN [3] =1; RP [3] =0; RN [3] =1; CP [3]=1; CN [3] =0;
[0072]LP [2] =0; LN [2] =1; RP [2] =0; RN [2] =1; CP [3]=1; CN [2] =0;
[0073]LP[1]=1;LN[1]=0;RP[1]=0;RN[1]=1;CP[3]=0;CN[1]=1;
[0074]LP [O] =1; LN [O] =0; RP [O] =0; RN [O] =1; CP [3] =0; CN [O] =1;
[0075]其中，LP[X]=1且LN[X]=0分别使每一个单元200的晶体管216和210导通。LP [X] =0且LN[X] =1改为使晶体管216和210截止。因此，相同的考虑应用于用于晶体管208 和 202 的 RP[X]、RN[X];以及用于晶体管 222 和 218 的 CP[X]、CN[X]。
[0076]假定电阻器204、206、212、214、220和224的值是750ohm及以上等式，就有可能通过借助并联合并15个单元格而减小电阻器网络来计算发射机100的总输出电压。在这个实例中:
[0077]BIT [3]驱动8个单元格，由在226的8个相连的单元格等效地显示，每一个单元格200都具有截止的晶体管216和210，从而导致第二支路104中的电阻器212和214对Rl(见图1)没有贡献；晶体管208和202截止，从而导致第一支路102中的电阻器204和206对Rl (见图1)没有贡献；并且晶体管218和212导通，从而导致并联的8个电阻器220和224 对 R2 (见图1)的贡献为(750+750 ) /8=187.5ohm。
[0078]所述考虑可以应用于BIT[2]、BIT[1]和ΒΙΤ[0]。一旦对于每一个BIT[X]计算了Rl和R2的相对值，就可以由用于图1中的Veq的等式计算总输出电压值。在这个实例中，BIT [2]对于Rl没有贡献，对于R2为375ohm。BIT [I]为Rl提供750ohm，对于R2没有贡献，最后，BIT [O]为Rl提供1500ohm，对于R2没有贡献。对于Rl的总贡献是全部BIT [X]贡献的并联，从而提供了 500ohm的值。对于R2，总并联贡献是125ohm。基于图1所示的用于Veq的等式，等效输出电阻是Rl和R2的并联电阻(lOOohm)，输出电压Veq是VCO0.2 (等于0.2V)，其中假定VCC=1V。给定输入二进制信号的任何其它比特组合，从而可以获得输出电压Veq的多个值。
[0079]图3示出了用于每一个单元格200的发射机电路100的另一实施例。图3的实施例基本上类似于图2的实施例，除了电阻器R2可以实现为如下装置的串联耦合:电阻器220与、电阻器224、以及PMOS晶体管300和PMOS晶体管302的串联与NMOS晶体管304和NMOS晶体管306的串联的并联布置，每一个晶体管都具有导通电阻和高欧姆截止电阻。节点TXP和TXN表示在单元格200之间的公共节点。
[0080]在操作中，如果第一支路102 (见图1)启用，电流流过(见图3)启用的/ON PMOS晶体管202、电阻器204、电阻器220、启用的/ON PMOS晶体管300和302及NMOS晶体管304和306、电阻器224、电阻器206、和启用的/ON NMOS晶体管208。如果第二支路104 (见图1)启用，电流流过(见图3)启用的/ON PMOS晶体管210、电阻器212、电阻器224、启用的/ON NMOS晶体管306和304及PMOS晶体管302和300、电阻器220、电阻器214、和启用的/ON PMOS 晶体管 216。
[0081]图4示出了根据再一实施例的发射机电路100。图4的实施例具有与图3的实施例总体上相似的元件(使用相似的参考标记来标识)，除了图4的实施例包括“共用的”电阻器。
[0082]例如在一个实施例中，第一支路102的上腿可以与第二支路104的下腿共用电阻器400。类似地，第二支路104的上腿可以与第一支路102的下腿共用电阻器402。使用这种布置，可以提供输出信号的相同的升降时间，因为使用了相同的物理电阻器400和402。此外，使用共用的电阻器消除或去除了可能由于工艺不匹配导致的电阻变化。此外，鉴于减少了部件数量，可以更有效地利用集成电路上的基板面。
[0083]本文所述的发射机电路的实施例可以用于多个实现方式和应用中。例如，利用低功率电路来设计移动设备，包括但不限于智能手机、上网机、平板电脑及其它移动互联网设备(MID)。图5是示出适于实践公开的多个实施例的发射机电路/方法的示例性计算机系统500的方框图。
[0084]如图所示，计算机系统500可以包括电源单元502、多个处理器或处理器内核504、具有存储于其中的处理器可读和处理器可执行指令508的系统存储器506、还可以存储指令508的大容量存储设备510、以及通信接口 512。为了这个应用，包括权利要求，术语“处理器”和“处理器内核”可以认为是同义的，除非上下文明确地另有要求。
[0085]在本发明的多个实施例中，至少一个处理器504可以产生或导致产生提供给发射机电路100的输入二进制信号。
[0086]一个或多个大容量存储设备510和/或存储器506可以包括有形的、非瞬时的计算机可读存储设备(例如磁盘、硬盘、紧致盘只读存储器(CDR0M)、硬件存储单元等等)。计算机系统500还可以包括输入/输出设备514 (例如，键盘、显示屏、光标控制器等等)。在多个实施例中且仅是示例性地，I/O设备514可以包括每一个相应单元格200的发射机电路100。发射机电路100及相应的单元格200可以可替换地或者另外地位于计算机系统500中的其它位置，并可以包括部分或全部集成电路。[0087]图5的各个元件可以经由代表一条或多条总线的系统总线516彼此耦合。在多条总线的情况下，它们可以借助一个或多个总线桥(未示出)而桥接。例如，数据可以通过I/o设备514在相应单元格200的发射机电路100与处理器504之间经系统总线516传送。
[0088]系统存储器506和大容量存储设备510可以用于用来存储实现一个或多个操作系统、固件模块或驱动器、应用程序等等的编程指令的工作副本和永久副本，在此共同表示为508。编程指令的永久副本可以例如通过诸如紧致盘(CD)的分布介质(未示出)，或者通过通信接口 512 (从分布服务器(未示出))而放置在工厂或现场的永久存储设备中。
[0089]根据各个实施例，系统400的一个或多个所示部件和/或其它元件可以包括键盘、LCD屏、非易失性存储器端口、多个天线、图形处理器、应用处理器、扬声器或包括照相机的其它相关的移动设备元件。
[0090]计算机系统500的各个元件的剩余组成部分是已知的，因此将不再详细说明。
[0091]所示实施例的以上说明，包括在摘要中所描述的，并非旨在是穷举性的或者局限于所公开的准确形式。尽管出于说明性的目的，在本文中说明了特定实施例和实例，但各种修改也是可能的。例如，以上在信号的高/低值、对信号的上升沿/下降沿的响应、用以反转信号的反相器、P型和N型晶体管等等的背景下说明了多个实施例中的某些元件的结构和连接。在其它实施例中，考虑到是否使用N型晶体管来代替P型晶体管，是否反转某些信号，是否响应于代替上升沿的下降沿来触发状态中的某些改变，或者反之亦然等等，可以提供不同的结构。
[0092]按照以上的详细说明可以做出这些及其它修改。所附权利要求中使用的术语不应解释为局限于说明书中公开的特定实施例。
【权利要求】
1.一种推挽式源极串联端接发射机设备，包括: 发射机电路，包括第一支路和第二支路； 其中，当禁用所述第二支路时，启用所述第一支路以发送输出模拟信号，并且其中，当禁用所述第一支路时，启用所述第二支路以发送所述输出模拟信号；并且 其中，启用所述第一支路或所述第二支路以发送所述输出模拟信号的选择是基于所述发射机电路接收的输入二进制信号的比特值。
2.根据权利要求1所述的推挽式源极串联端接发射机设备，其中，所述发射机电路包括基于电压模式驱动器的推挽式源极串联端接发射机。
3.根据权利要求1所述的推挽式源极串联端接发射机设备，其中，所述第一支路包括由第一晶体管的导通电阻提供的第一电阻、耦合到所述第一晶体管的第一电阻器、第二晶体管的导通电阻、耦合到所述第二晶体管的第二电阻器，并且进一歩包括由耦合到所述第一和第二电阻器的至少ー个电路元件提供的第二电阻。
4.根据权利要求3所述的推挽式源极串联端接发射机设备，其中，所述第二支路包括由第三晶体管的导通电阻提供的所述第一电阻、耦合到所述第三晶体管的第三电阻器、第四晶体管的导通电阻、以及耦合到所述第四晶体管的第四电阻器。
5.根据权利要求4所述的推挽式源极串联端接发射机设备，其中，所述第二支路进ー步包括还耦合到所述第三和第四电阻器的所述至少一个电路元件提供的所述第二电阻。
6.根据权利要求3至5中的任一项所述的推挽式源极串联端接发射机设备，其中，所述输出模拟信号的电平基于所述第一电阻和所述第二电阻。
7.根据权利要求4或5所述的推挽式源极串联端接发射机设备，其中，所述第一、第二、第三和第四晶体管中的每ー个都包括用于接收控制信号的控制端子，以启用或禁用相应的第一、第二、第三和第四晶体管，并且其中，所述控制信号具有基于所述输入二进制信号的比特值的值。
8.根据权利要求4或5所述的推挽式源极串联端接发射机设备，其中，所述第一晶体管和所述第三晶体管包括P型金属氧化物半导体晶体管，并且其中，所述第二晶体管和所述第四晶体管包括N型金属氧化物半导体晶体管。
9.根据权利要求4或5所述的推挽式源极串联端接发射机设备，其中，所述至少ー个电路元件包括耦合到至少ー个晶体管的至少ー个电阻器，并且其中，所述至少一个晶体管包括用于接收控制信号的控制端子，以启用或禁用所述至少一个晶体管，并且其中，所述控制信号具有基于提供给所述第一、第二、第三和第四晶体管的控制端子的控制信号之间的关系的值。
10.根据权利要求1所述的推挽式源极串联端接发射机设备，其中，启用所述第一支路或所述第二支路的选择基于所述输入二进制信号的极性，并且其中，所述极性由所述输入二进制信号的至少ー个比特值来表示。
11.根据权利要求1所述的推挽式源极串联端接发射机设备，进一歩包括多个单元格，其中，每ー个単元格都包括ー种形式的所述发射机电路，其中，每ー形式的所述发射机电路都包括具有电阻值的第一支路和第二支路，并且其中，所述单元格中的所述电阻值共同起作用以确定所述输出模拟信号的电平。
12.根据权利要求1所述的推挽式源极串联端接发射机设备，其中，所述第一支路的至少一条腿与所述第二支路的至少一条腿共用电阻器。
13.一种推挽式源极串联端接发射机系统，包括: 发射机，用于发送输出模拟信号；以及 发射机电路，包括在所述发射机中并且具有第一支路和第二支路； 其中，在禁用所述第二支路的同时，根据输入二进制信号选择性地启用所述第一支路，以发送输出模拟信号；并且其中，在禁用所述第一支路的同时，根据所述输入二进制信号选择性地启用所述第二支路，以发送所述输出模拟信号；并且 其中，所述输出模拟信号由所述输入二进制信号转换而来。
14.根据权利要求13所述的推挽式源极串联端接发射机系统，其中，分别通过所述第一支路和第二支路的电流通路是十字形交叉布置。
15.根据权利要求13所述的推挽式源极串联端接发射机系统，其中，在集成电路中形成所述第一和第二支路。
16.根据权利要求13所述的推挽式源极串联端接发射机系统，其中，如果所述输出模拟电压的电平降低，则所述发射机电路的电流消耗水平降低。
17.根据权利要求13所述的推挽式源极串联端接发射机系统，进一歩包括用于接收由所述发射机发送的所 述输出模拟信号的接收机。
【文档编号】H04B1/04GK203445862SQ201220488274
【公开日】2014年2月19日 申请日期:2012年9月21日 优先权日:2011年9月23日
【发明者】G·里纳尔迪, S·贾科尼 申请人:英特尔公司