信道间时滞调整电路的制作方法

信道间时滞调整电路的制作方法
【专利摘要】调整第1信道(100)与第2信道(200)间的信号时滞的信道间时滞调整电路具备：相位调整电路(1)，其离散地以可变的延迟量来延迟输出所输入的第1信道的信号；信道耦合电路(3)，其被输入相位调整电路(1)的输出信号和第2信道(200)的信号，检测这2个信号的相位差；和控制部(7)，其基于信道耦合电路(3)的检测结果来控制相位调整电路(1)中的延迟量。该信道间时滞调整电路能仅在发送侧或接收侧调整信道间的信号时滞，实现低电路面积以及低消耗电力。
【专利说明】 信道间时滞调整电路
【技术领域】
[0001]本发明涉及调整信道间的信号时滞的电路，特别涉及LVDS这样的适于并行传输接口的信道间时滞调整电路。
【背景技术】
[0002]作为进行数字电视内部的各图像处理LSI间、或图像处理LSI与显示器驱动器间的数据传输的接口，广泛使用LVDS (Low Voltage DifferentialSignaling,低压差分信号)。近年来，数字电视由于对应3D或对应4K2K、8K4K而信息传输量增大，LVDS也进一步谋求高速化、宽带化。
[0003]LVDS是同时传输时钟信号(例如，135ΜΗζΧ1条)和多条数据信号(例如，945MbpsX20条)的接口，属于时钟前进型(源同步)的并行传输接口。这种接口是用发送的时钟信号闩锁多条数据信号的构成，虽然能以非常简单电路构成，但时钟-数据间以及数据-数据间的信道间时滞成为瓶颈，一般而言不面向高速化。
[0004]作为用于解决该信道间时滞的课题的I个策略，存在仅发送数据信号而不发送时钟信号的时钟嵌入型的接口。这种接口由于按每个信道从数据信号提取时钟信号，因此能从信道间时滞的课题被解放，但需要在接收侧的各信道搭载时钟恢复电路，接收侧的电路变得非常复杂，成为大面积、高成本、大电力。特别是由于为了在面板侧配置显示器驱动器等的接收芯片而需要高耐压，因此不能使用通常微细加工，面积增大。
[0005]为此，有如下技术(例如，参照专利文献I):不使用时钟嵌入型而使用源同步方式的接口，且作为解决信道间时滞的课题的策略，将由接收电路接收从发送电路发送的各信道的信号并闩锁的结果反馈给发送电路，进行发送侧的各信号的延迟调整，以使得在接收侧正确地闩锁各信号。另外，还有如下技术(例如，参照专利文献2):基于包含于延迟调整前的各信道的信号的帧信号来控制数据延迟电路中的延迟量，由此调整信道间的时滞。另夕卜，还有如下技术(例如，参照非专利文献I):在接收电路的信道间设置模拟电路结构的相位探测电路，来调整模拟延迟线的延迟量，以使得信道间的相位差消失。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献I JP特开2002-189698号公报
[0009]专利文献2 JP特开平11-341102号公报
[0010]非专利文献
[0011]非专利文献1:Yuxiang Zheng, et al.,“A5Gb/s Automatic Sub-BitBetween-Pair Skew Compensator for Parallel Data Communications in0.13umCM0S，，，Digest of Symposium on VLSI Circuits，pp71_72，June，2010
[0012]发明的概要
[0013]发明要解决的课题
[0014]对以LVDS为代表的源同步方式的并行传输接口中使用的信道间时滞调整电路要求如下要件。
[0015](I)由于信号传输方向仅有从发送侧向接收侧这一个方向，而没有从接收侧向发送侧的反馈信号，因此，需要在发送端或接收端满足信道间时滞的规格。因此，需要仅在发送侧或接收侧能自动进行时滞调整的构造。
[0016](2)由于信道数多，因此需要在低面积、低电力下进行时滞调整。因此，期望不是使用模拟延迟线而是使用数字电路来进行时滞调整。
[0017](3)组建电视装置等的设置的担当者为了进行包含收发的最佳设定，需要能在每个信道进行微调整。为此，需要难以受到工艺(process)、电压、温度(PVT)偏差的影响地生成恒定延迟的机构。
[0018]专利文献I公开的时滞调整电路需要来自接收侧的反馈信号，不能仅在发送侧进行时滞调整。另一方面，非专利文献I公开的时滞调整电路虽然仅在接收侧进行时滞调整，但由于使用模拟延迟线，因此担心电路面积、消耗电力的大小。另外，在专利文献2公开的时滞调整电路由于通过前馈帧信号来控制各信道的延迟量，因此在数据延迟电路中存在特性偏差等的情况下，延迟调整后的各信道的信号的输出定时有可能发生偏离。进而，在上述任意的现有技术中，若在延迟电路存在PVT偏差，则变得难以生成恒定延迟，时滞调整的精度变差。

【发明内容】

[0019]鉴于上述问题，本发明的主要课题在于，提供能仅在发送侧或接收侧调整信道间的信号时滞的低电路面积以及低消耗电力的信道间时滞调整电路。进而，以提供难以受到PVT偏差的影响的高精度的信道间时滞调整电路为课题。
[0020]用于解决课题的手段
[0021]遵循本发明的一个局面的信道间时滞调整电路是调整第I信道与第2信道间的信号时滞的信道间时滞调整电路，具备:相位调整电路，其离散地以可变的延迟量来延迟输出所输入的所述第I信道的信号；信道耦合电路，其被输入所述相位调整电路的输出信号和所述第2信道的信号，并检测这2个信号的相位差；和控制部，其基于所述信道耦合电路的检测结果来控制所述相位调整电路中的延迟量。
[0022]由此，由于相位调整电路中的延迟量离散地可变，因此相位调整电路能以数字电路实现，能使作为信道间时滞调整电路整体的电路面积以及消耗电力较小。另外，由于基于延迟输出的第I信道的信号与第2信道的信号的相位差来控制相位调整电路中的延迟量，因此能不再需要第I以及第2信道的信号的反馈信号，并能进行考虑了相位调整电路的特性偏差的延迟量的控制。
[0023]进而，上述信道间时滞调整电路也可以具备:PVT偏差检测电路，其检测所述相位调整电路的PVT偏差，并输出表示该PVT偏差的PVT信息；和PVT偏差补正电路，其基于所述PVT信息来补正从所述控制部向所述延迟调整电路输出的控制值，从而控制所述相位调整电路中的延迟量。
[0024]由此，由于补正了相位调整电路中的PVT偏差，因此相位调整电路能不依存于PVT偏差地生成恒定延迟。
[0025]发明的效果[0026]根据本发明，能实现仅在发送侧或接收侧调整信道间的信号时滞的低电路面积且低消耗电力的信道间时滞调整电路。进而，能难以受到PVT偏差的影响而提高时滞调整的精度。由此，能使LVDS这样的并行传输接口进一步高速化。
【专利附图】

【附图说明】
[0027]图1是搭载本发明的一个实施方式所涉及的信道间时滞调整电路的发送装置的构成图。
[0028]图2是一例所涉及的相位调整电路的构成图。
[0029]图3是另一例所涉及的相位调整电路的构成图。
[0030]图4是表示信道耦合电路的变种的图。
[0031]图5是表不PVT偏差检测电路的变种的图。
[0032]图6是说明PVT信息搜索的原理的图。
[0033]图7是通常动作模式下各种信号的时序图。
[0034]图8是校准模式下各种信号的时序图。
[0035]图9是校准模式下的动作流程图。
[0036]图10是表示对某信道的信号的边沿扫频来搜索最佳控制值的样子的示意图。
[0037]图11是说明考虑了抖动的最佳控制值的算出的图。
[0038]图12是搭载本发明的一个实施方式所涉及的信道间时滞调整电路的接收装置的构成图。
[0039]图13是一个应用例所涉及的电视装置的概观图。
【具体实施方式】
[0040]下面，参照附图来详细说明用于实施本发明的形态。
[0041]图1表示将本发明的一个实施方式所涉及的信道间时滞调整电路搭载于发送装置的示例。该信道间时滞调整电路具备:相位调整电路1、2 ;信道耦合电路3 ;多相时钟生成电路4 ;PVT偏差检测电路5 ;PVT偏差补正电路6 ;以及控制部7。发送装置具备:该信道间时滞调整电路；数据发送部100(第I信道)，其将输入的并行数据信号变换为串行数据信号并发送由信号TD以及其翻转信号NTD构成的LVDS数据信号；和时钟发送部200 (第2信道)，其生成时钟信号，并发送由信号TCK以及其翻转信号NTCK构成的差动时钟信号。另夕卜，为了方便，说明数据发送部100进行7:1的并行/串行变换并发送945Mbps的LVDS数据信号，时钟发送部200发送135MHz的差动时钟信号。
[0042]多相时钟生成电路4接受基准时钟信号REFCK，输出多相的时钟信号。具体地，多相时钟生成电路4生成将135MHz的时钟信号的I周期分割为14相的时钟信号PHl?PH14。虽未特别进行图示，但多相时钟生成电路4能由具备相位比较器、电荷泵电路、环路滤波器电路、多相VCO(Voltage Controlled Oscillator)电路的PLL(Phase Locked Loop,锁相回路)电路或DLL(Delay Locked Loop，延时锁定回路)电路实现。另外，也可以不设置多相时钟生成电路4，而从外部接受多相时钟信号。
[0043]数据发送部100具备并行/串行变换电路102以及驱动器电路104。并行/串行变换电路102使用从多相时钟生成电路4输出的PH2、PH4、PH6、PH8、PH10、PH12、以及PH14来对输入的并行数据信号PDATA进行并行/串行变换,并输出串行数据信号SDATA。驱动器电路104是接受在相位调整电路I延迟的SDATA、且输出LVDS数据信号的电流模式驱动器。在TD/NTD间插入未图示的终端电阻，通过从驱动器电路104提供电流来生成振幅。例如，终端电阻的电阻值为100 Ω，驱动器电路104提供的电流为3.5mA，生成350mV的振幅。
[0044]时钟发送部200具备时钟生成电路202以及驱动器电路204。时钟生成电路202使用从多相时钟生成电路4输出的PH2以及PHlO来生成具有数据速率的1/7的频率的时钟信号CK。驱动器电路204是接受在相位调整电路2延迟的CK、且输出差动时钟信号的电流模式驱动器。驱动器电路204的构成与驱动器电路104的构成等同。
[0045]相位调整电路1、2以与赋予的控制值相应的延迟量延迟输出所输入的信号。相位调整电路1、2构成为根据控制值来离散地切换延迟量，能使输出信号的相位稍微(例如，IOps刻度)偏尚。
[0046]图2表示相位调整电路I的一个构成例。本例所涉及的相位调整电路I具备延迟量以大跨度可变的粗调整部12、以及延迟量以小跨度可变的微调整部14，能通过控制信号SEL[η:0]离散地切换延迟量。
[0047]粗调整部12具备多个延迟电路120。各延迟电路120具备:具有输入端子INl以及输出端子OUTl的倒相器电路122 ;具有输入端子ΙΝ2以及输出端子0UT2的倒相器电路124 ;以及插入在输出端子OUTl与输入端子ΙΝ2之间并遵循所赋予的控制信号来进行开关动作的开关126。在相互相邻的2个延迟电路120中，一方的输出端子OUTl与另一方的输入端子INl连接，并且一方的输入端子ΙΝ2与另一方的输出端子0UT2连接。
[0048]对各延迟电路120赋予SEL[n:8]的各比特来作为控制信号，分别对初级的延迟电路120赋予SEL[n]，对最终级的延迟电路120赋予SEL[8]。因此，若将SEL[n]设定为开关126闭合的逻辑电平，则粗调整部12中延迟量成为相当于延迟电路120的I份延迟量的最小延迟量，若将SEL[8]设定为该逻辑电平，则粗调整部12中延迟量成为最大延迟量(本例的情况下为延迟电路120的n-7份延迟量)。另外，延迟电路120的I份的延迟量相当于倒相器电路122中的延迟量与倒相器电路124中的延迟量的合计值。
[0049]微调整部14具备多个延迟电路140，使粗调整部12的输出信号进一步延迟。各延迟电路140具备:具有输入端子IN以及输出端子OUT的倒相器电路142 ;以及与其并联连接的倒相器电路144。倒相器电路144按照赋予的控制信号来切换有效以及无效。在倒相器电路144处于有效状态时，延迟电路140的驱动能力增加，延迟量变小。另一方面，在倒相器电路144处于无效状态时，延迟电路140的驱动能力减小，延迟量变大。
[0050]对各延迟电路140赋予SEL[7:0]的各比特作为控制信号，且分别对初级的延迟电路140赋予SEL[7]，对最终级的延迟电路140赋予SEL[O]。例如，若将SEL[7:0]的全部比特设定为倒相器电路144有效化的逻辑电平，则微调整部14中的延迟量成为最小延迟量，若将SEL[7:0]的全部比特设定为倒相器电路144无效化的逻辑电平，则微调整部14中的延迟量成为最大延迟量。
[0051]图3表示相位调整电路I的另一构成例。本例所涉及的相位调整电路I还具备:延迟量以大跨度的粗调整部12、以及延迟量以小跨度可变的微调整部14，能通过控制信号SEL [η:0]离散地切换延迟量。
[0052]粗调整部12具备多个延迟电路120以及选择器121。各延迟电路120的构成如上述那样。其中，对相互相邻的2个延迟电路120赋予相同的控制信号，且作为成对电路来使用这2个延迟电路120。
[0053]对各成对电路赋予SEL[n:m]的各比特作为控制信号，分别对初级的成对电路赋予SEL[n]，对最终级的成对电路赋予SEL[m]。选择器121接受由输入到各成对电路的输入端子INl的信号以及从输出端子0UT2输出的信号构成的各成对信号，根据赋予的SEL[n:m]来输出任意I个成对信号。例如，若将SEL[n]设定为开关126闭合的逻辑电平，则粗调整部12中的延迟量成为延迟电路120的I份最小延迟量，若将SEL[m]设定为该逻辑电平，则粗调整部12中的延迟量成为最大延迟量(本例的情况下为延迟电路120的n-m+1份延迟量)。
[0054]微调整部14具备相位内插器电路141。从选择器121输出的成对信号分别输入到相位内插器电路141的输入端子IN1、IN2。在输入到输入端子INl的信号与输入到输入端子IN2的信号之间总是存在相当于延迟电路120的I份延迟量的相位差。相位内插器电路141对该相位差进行内插来生成更细微的相位差。例如，在通过SEL[m-l:0]来控制相位内插器电路141的情况下，能将从粗调整部12输出的成对信号的相位差分割为2m阶次，并从输出端子OUT输出具有其中任意的相位差的信号。若使用相位内插器电路141，则能使信号通过级数少于图2所示的倒相器链构成的微调整部14，另外，能生成更细微的延迟。
[0055]另外，在图2以及图3的任一者构成中，也是微调整部14中的最大延迟量相当于延迟电路120的I份延迟量地分别构成粗调整部12以及微调整部14即可。由此，作为相位调整电路I的整体，能在宽泛地确保延迟量的动态范围的同时以延迟电路140的I份延迟量为最小变化跨度来细致地调整延迟量。相位调整电路2的构成与相位调整电路I等同。
[0056]返回图1，信道耦合电路3接受相位调整电路I的输出信号以及相位调整电路2的输出信号，检测这2个信号的相位差并输出信号0UT_FF。即，信道耦合电路3检测相位调整后的SDATA、CK的相位关系。另外，信道耦合电路3用从控制部7输出的校准开始信号CALIB_EN来施予重置。
[0057]图4表示信道耦合电路3的变种。例如，图4(a)所示，信道耦合电路3能由I个双稳态多谐振荡器32构成。双稳态多谐振荡器32分别接受SDATA作为数据信号，接受CK作为时钟信号，输出0UT_FF。另外，对双稳态多谐振荡器32赋予CALIB_EN作为重置信号。
[0058]在图4(a)的构成中，由于只能检测SDATA的上升沿与CK的上升沿的相位差，因此，如图4(b)所示，也可以追加双稳态多谐振荡器34，该双稳态多谐振荡器34分别输入SDATA的翻转信号作为数据信号，输入CK作为时钟信号，输入CALIB_EN作为重置信号。在图4(b)的构成中，从双稳态多谐振荡器32、34输出的信号由0UT_FF构成。若基于该构成，则还能检测SDATA的下降沿与CK的上升沿的相位差。
[0059]另外，在双稳态多谐振荡器32、34中，若考虑在建立时间与保持时间之间存在差，则需要对调数据输入和时钟输入。由此，可以如图4(c)所示，在图4(a)的构成中追加交叉开关36，从而能对调双稳态多谐振荡器32的数据输入和时钟输入。或者，也可以如图4(d)所示，在图4(b)的构成追加交叉开关36，从而对调双稳态多谐振荡器32、34的各自的数据输入和时钟输入。
[0060]返回图1，PVT偏差检测电路5检测相位调整电路1、2中的PVT偏差，并输出表示该PVT偏差的PVT信息。PVT信息能表征为任意比特宽度的数字代码PVT_Code。[0061]图5表示PVT偏差检测电路5的变种。例如，如图5(a)所示，PVT偏差检测电路5能由延迟电路51、双稳态多谐振荡器52、以及决定部53构成。延迟电路51以与PVT_Code相应的延迟量使从多相时钟生成电路输出的PHl延迟并输出延迟信号PH1_BD。特别是，虽未图示，但延迟电路51能由级联连接的多个延迟元件、以及对PVT_Code进行解码来控制各延迟元件的解码器构成。双稳态多谐振荡器52分别接受PH1_BD作为数据信号，接受从多相时钟生成电路4输出的PH2作为时钟信号。决定部53使PVT_Code从初始值变化，并对PHl的边沿扫频(swe印)，保持该边沿到达PH2的边沿时的PVT_Code。具体地，决定部53使PVT_code从初始值变化来搜索双稳态多谐振荡器52的输出变化时的PVT_Code，保持发现的PVT_code。如此保持的PVT_code所表征的值在工艺为SS(Nch:slow, Pch:slow)时变小，在工艺为FF(Nch:fast, Pch:fast)时变大。即，PVT_code反映工艺信息。
[0062]在图5(a)的构成中，在PH1_BD等中叠加了噪声的情况下，有可能会误检测双稳态多谐振荡器52的输出的变化点。为此，如图5(b)所示，也可以追加延迟电路54以及双稳态多谐振荡器55，延迟电路54使PH1_BD延迟并输出延迟信号PH1_AD，双稳态多谐振荡器55分别输入PH1_AD作为数据信号，输入PH2作为时钟信号。作为延迟电路54，例如，使用构成相位调整电路1、2的粗调整部12延迟电路120是适当的。然后，如图6所示，决定部53使PVT_Code从初始值变化来搜索双稳态多谐振荡器52、55的输出成为不一致时的PVT_code,保持发现的PVT_code。
[0063]由于若PHl与PH2的相位差过小则PVT_Code的搜索会变得困难，因此也可以取代PH2而使用相位比其更滞后的时钟信号。例如，如图5 (c)所示，也可以进一步追加从由多相时钟生成电路4输出的PH2、PH3、PH4、以及PH5中选择任意一者的选择器56，将选择器56的输出作为双稳态多谐振荡器52、55的时钟信号来输入。其中，由于由选择器56产生信号延迟，因此期望在延迟电路51的前级设置具有与选择器56相同的内部延迟量的伪选择器57，使PHl延迟与通过选择器56的信号相同的量。也可以在延迟电路51的后段设置伪选择器57，使PH1_BD延迟。
[0064]根据图5的各构成所涉及的PVT偏差检测电路5，由于PHl的边沿的扫频范围用多相时钟生成电路4生成的多相时钟的最小相位差(使用PHl和PH2的情况)或其数倍程度(使用PHl和PH5的情况)就够了，因此能使最大扫频时间比较短。由此，能使构成延迟电路51的延迟元件的个数、PVT_code的比特宽度较少，能以低电路面积实现PVT偏差探测。
[0065]返回图1，控制部7分别对相位调整电路1、2输出表征要实现的延迟量的控制值C0NT_D、C0NT_CK。相位调整电路1、2中的延迟量用单位变化跨度(例如，IOps)的整数倍决定，C0NT_D、C0NT_CK例如是表征该乘数的整数值，可取O到63的值。
[0066]由于PVT偏差而导致单位变化跨度的绝对量有偏差。由此，PVT偏差补正电路6基于从PVT偏差检测电路5输出的PVT_code来补正C0NT_D、C0NT_CK,从而分别控制相位调整电路1、2中的延迟量。
[0067]具体地，PVT偏差补正电路6用将C0NT_D、C0NT_CK与PVT_code相乘而得到的控制值来分别控制相位调整电路1、2。在实现某绝对的延迟量的情况下，工艺为SS (Nch:slow,Pch:slow)时的控制值变小，工艺为FF(Nch:fast，Pch:fast)时的控制值变大。即，由PVT偏差补正电路6补正过的控制值反映了工艺信息。
[0068]接下来，说明本实施方式所涉及的信道间时滞调整电路的动作。图7是通常动作模式中的各种信号的时序图。PDATA[6:0]是并行数据信号，将各比特135Mbps的随机数据输入到并行/串行变换电路102。PHl~PH14是多相时钟生成电路4生成的14相的时钟信号。各时钟信号的频率为135MHz，各个上升沿的间隔为I个周期的1/14，即每次525ps地偏离。这当中，用卩112、？!14、？册、？!18、？!110、？!112、以及？!114来闩锁？04了八[6:0]的各比特信号并变换为SDATA。表示SDATA的信号波形中的数字表征PDATA中的对应比特位置。这7个时钟信号的边沿间隔为1.05ns，相当于945Mbps串行数据的最小时间宽度(UI =UnitInterval，单位时间)。将SDATA数据变换为差动输出数据TD/NTD并输出到外部的线缆或电路板布线。
[0069]时钟生成电路202生成在PH2的上升沿上升、且在PHlO的上升沿下降的时钟信号CK。在通常动作模式下，由于对信道耦合电路3进行停止控制，因此0UT_FF总是为L电平。
[0070]另一方面，图8是校准模式下的各种信号的时序图。另外，图9表示校准模式下的动作流程。在发送装置的电源启动并完成多相时钟生成电路4的锁定后，开始校准模式。首先，通过使CALIB_EN为有效来解除信道耦合电路3的重置，开始测试数据的输入。在校准模式下，输入固定信号作为PDATA[6:0]的测试数据。另外，为了使测试容易化，而输入如生成与CK频率以及图形(pattern)相同的数据信号那样的固定信号。另外，每当开始校准模式，都由PVT偏差检测电路5取得PVT信息。
[0071]接下来，使C0NT_D从O到63计数递`增来记录使相位调整电路I中的延迟量每次IOps地增加时0UT_FF的变化。此时，C0NT_CK固定在中央值即31。这是为了:从_320ps到+320ps对相对于CK的SDATA的相位差进行扫频，搜索使相位调整电路I中的延迟量最佳化的最佳控制值。
[0072]图10示意地表示对SDATA的边缘沿进行扫频来搜索最佳控制值的样子。在信道耦合电路3为图2(a)所示那样的构成的情况下，0UT_FF从I变化到O时的C0NT_D为最佳控制值。在信道耦合电路3为图2(b)所示的构成的情况下，双稳态多谐振荡器32的输出从I变化到O时的C0NT_D、以及双稳态多谐振荡器34的输出从I变化到O时的C0NT_D的平均值为最佳控制值。在信道耦合电路3为图2 (c)所示的构成的情况下，直连式连接交叉开关36而使0UT_FF从I变化到O时的C0NT_D、以及交叉式连接交叉开关36而使0UT_FF从I变化到O时的C0NT_D平均值为最佳控制值。在信道耦合电路3为图2(d)所示的构成的情况下，直连式连接交叉开关36而使双稳态多谐振荡器32的输出从I变化到O时的C0NT_D、以及双稳态多谐振荡器34的输出从I变化到O时的C0NT_D、还有交叉式连接交叉开关36而使双稳态多谐振荡器32的输出从I变化到O时的C0NT_D、以及双稳态多谐振荡器34的输出从I变化到O时的C0NT_D的平均值为最佳控制值。
[0073]若考虑在CK以及SDATA中包含抖动的情况，则期望多次实施上述搜索。例如，在对CK的上升沿和SDATA的上升沿的时滞进行调整的情况下，如图11(a)所示那样，将SDATA的上升沿与CK的上升沿重叠时的C0NT_D的最大值设为Max_code，将最小值设为Min_code，赋予最佳控制值Optimum_code作为最大值与最小值的平均值。另外，例如，与对CK的上升沿和SDATA的下降沿的时滞进行调整的情况相同，如图11(b)所那样，将SDATA的下降沿与CK的上升沿重叠时的C0NT_D的最大值设为Max_code,将最小值设为Min_code,赋予最佳控制值Optimum_code作为最大值与最小值的平均值。
[0074]将如此算出的Optimum_code作为使相位调整电路I中的延迟量最佳化的控制值CONT_D而在控制部7中设定。之后，结束测试数据的输入，通过使CALIB_EN无效来重置信道耦合电路3，校准模式结束。
[0075]另外，校准不是仅发送装置的电源接通时的I次的实施，还能在电源接通后连续进行。例如，在电视装置等中，若在消隐(blanking)期间进行校准，则能不扰乱通常的图像输出地进行连续的校准。
[0076]本实施方式所涉及的信道间时滞调整电路能如以下那样变形。也可以对信道耦合电路3取代输入SDATA、CK,而输入TD/NTD、TCK/NTCK。由于能仅用相位调整电路I调整相对于CK的SDATA的相位差，因此能省略相位调整电路2。若相位调整电路1、2中的PVT偏差没有特别的问题，则也可以省略PVT偏差检测部5以及PVT偏差补正部6。
[0077]另外，时滞调整对象的信道数也可以为3以上。例如，在LVDS中，以4个(4端口)为单位来使用时钟传输部I信道与数据传输部5信道的组合(I端口)。在这种情况下，在时钟传输部与各数据传输部之间分别设置信道耦合电路来进行时钟传输部的信号和各数据传输部的信号的时滞调整即可。另外，也可以在数据发送部彼此、或时钟发送部彼此进行时滞调整。
[0078]另外，还能如图12所示那样，将本实施方式所涉及的信道间时滞调整电路搭载于接收装置。具体地，接收装置具备:本实施方式所涉及的信道间时滞调整电路；数据接收部300 (第I信道)，其接收由信号RD以及其翻转信号NRD构成的LVDS数据信号，并生成并行数据信号PDATA ；以及时钟接收部400 (第2信道)，其接收由信号RCK以及其翻转信号NRCK构成的差动时钟信号，并生成时钟信号CK0UT。时钟接收部400具备:差动放大器402，其根据差动时钟信号生成时钟信号CK ;以及PLL电路404，其根据在相位调整电路2延迟的CK生成多相时钟以及CKOUT。数据接收部300具备:差动放大器302，其根据LVDS数据信号生成串行数据信号SDATA ;以及串行/并行变换电路304，其使用从PLL电路404输出的多相时钟，将在相位调整电路I延迟的SDATA变换为PDATA。
[0079]〈应用例〉
[0080]图13表示一个应用例所涉及的电视装置的概观。该电视装置具备用于收发各种信号的接口 502、504，用LVDS线缆506连接这些接口彼此。接口 502、504的任意一方为发送侧，另一方为接收侧。接口 502具备上述实施方式所涉及的信道间时滞调整电路10。如此，上述实施方式所涉及的信道间时滞调整电路适于电视装置中的收发接口。
[0081 ] 另外，上述实施方式所涉及的信道间时滞调整电路也适于车载应用等。除此之外，在半导体芯片内部的信号传输(例如，时钟传输)中，在想要调整2个以上的时钟信号间的时滞的情况下，也能应用上述实施方式所涉及的信道间时滞调整电路。
[0082]产业上的利用可能性
[0083]本发明所涉及的信道间时滞调整电路由于能以低电路面积且低消耗电力来仅在发送侧或接收侧调整信道间的信号时滞，因此适于LVDS这样的并行传输接口。
[0084]符号的说明
[0085]10信道间时滞调整电路
[0086]I 相位调整电路
[0087]12粗调整部
[0088]122倒相器电路[0089]124倒相器电路
[0090]14微调整部
[0091]140延迟电路
[0092]141相位内插器电路
[0093]142倒相器电路
[0094]144倒相器电路
[0095]2 相位调整电路(另一个相位调整电路)
[0096]3信道耦合电路
[0097]32双稳态多谐振荡器
[0098]34双稳态多谐振荡器
[0099]36交叉开关
[0100]5PVT偏差检测电路
[0101]51延迟电路
[0102]52双稳态多谐振荡器
[0103]53决定部
[0104]54延迟电路
[0105]55双稳态多谐振荡器
[0106]56选择器
[0107]57伪选择器
[0108]6PVT偏差补正电路
[0109]7控制部
[0110]100数据发送部(第I信道)
[0111]200时钟发送部(第2信道)
[0112]300数据接收部(第I信道)
[0113]400时钟接收部(第2信道)
[0114]500数字电视装置(电子设备)
【权利要求】
1.一种信道间时滞调整电路，对第I信道与第2信道间的信号时滞进行调整，具备: 相位调整电路，其离散地以可变的延迟量来延迟输出所输入的所述第I信道的信号； 信道耦合电路，其被输入所述相位调整电路的输出信号和所述第2信道的信号，检测这2个信号的相位差；和 控制部，其基于所述信道耦合电路的检测结果来控制所述相位调整电路中的延迟量。
2.根据权利要求1所述的信道间时滞调整电路，其特征在于， 所述信道间时滞调整电路具备: PVT偏差检测电路，其检测所述相位调整电路的PVT偏差，输出表示该PVT偏差的PVT信息；和 PVT偏差补正电路，其基于所述PVT信息来补正从所述控制部向所述延迟调整电路输出的控制值，从而控制所述相位调整电路中的延迟量。
3.根据权利要求2所述的信道间时滞调整电路，其特征在于， 所述信道间时滞调整电路具备: 另一个相位调整电路，其离散地以可变的延迟量来延迟输出所输入的所述第2信道的信号， 向所述信道耦合电路输入所述另一个相位调整电路的输出信号作为所述第2信道的信号， 所述PVT偏差补正电路基于所述PVT信息来补正从所述控制部向所述另一个延迟调整电路输出的控制值，从而控制所述另一个相位调整电路中的延迟量。
4.根据权利要求2或3所述的信道间时滞调整电路，其特征在于， 所述PVT偏差检测电路具有: 延迟电路，其以可变的延迟量使所输入的第I信号延迟，并输出第I延迟信号； 双稳态多谐振荡器，其分别被输入所述第I延迟信号作为数据信号，被输入相位从所述第I信号偏离规定量的第2信号作为时钟信号；和 决定部，其基于所述双稳态多谐振荡器的输出来决定所述PVT信息， 通过所述决定部決定的PVT信息来控制所述延迟电路中的延迟量。
5.根据权利要求4所述的信道间时滞调整电路，其特征在于， 所述PVT偏差检测电路具有: 延迟电路，其使所述第I延迟信号延迟，并输出第2延迟信号；和双稳态多谐振荡器，其分别被输入所述第2延迟信号作为数据信号，被输入所述第2信号作为时钟信号， 所述决定部基于所述2个双稳态多谐振荡器的输出来决定所述PVT信息。
6.根据权利要求4或5所述的信道间时滞调整电路，其特征在于， 所述PVT偏差检测电路具有: 选择器，其从被输入的多个信号中选择任一个信号，作为所述第2信号；和 伪选择器，其具有与所述选择器相同的内部延迟量，并延迟输出所输入的所述第I信号。
7.根据权利要求1所述的信道间时滞调整电路，其特征在于， 所述信道耦合电路具有:双稳态多谐振荡器，其分别被输入所述2个信号的任意一方作为数据信号，被输入另一方作为时钟信号。
8.根据权利要求7所述的信道间时滞调整电路，其特征在于， 所述信道耦合电路具有: 双稳态多谐振荡器，其分别被输入所述数据信号的翻转信号以及所述时钟信号作为数据信号以及时钟信号。
9.根据权利要求7所述的信道间时滞调整电路，其特征在于， 所述信道耦合电路具有: 交叉开关，其相互对调所述数据信号与所述时钟信号，输入到所述双稳态多谐振荡器。
10.根据权利要求1所述的信道间时滞调整电路，其特征在于， 所述相位调整电路具有: 倒相器链，其级联连接有多个倒相器电路。
11.根据权利要求1所述的信道间时滞调整电路，其特征在于， 所述相位调整电路具有: 延迟量以大跨度可变的粗调整部；和 延迟量以小跨度可变并使所述粗调整部的输出信号延迟的微调整部。
12.根据权利要求11所述的信道间时滞调整电路，其特征在于， 所述微调整部具有: 延迟电路，其构成为能对并联连接的多个倒相器电路的任一者的有效以及无效进行切换。
13.根据权利要求11所述的信道间时滞调整电路，其特征在于， 所述微调整部具有相位内插器电路。
14.一种电子设备,具备: 权利要求1~13中任一项所述的信道间时滞调整电路。
【文档编号】H04L7/00GK103502965SQ201280020042
【公开日】2014年1月8日 申请日期:2012年3月2日 优先权日:2011年4月25日
【发明者】江渕刚志, 岩田彻, 小松义英, 山田祐嗣, 宫嵜慎也, 平木刚 申请人:松下电器产业株式会社