信号传输电路的制作方法
信号传输电路的制作方法
【专利摘要】一种经由绝缘元件传输信号的信号传输电路，具备：脉冲变换单元，接受输入信号，将输入信号变换为脉冲信号；薄膜变压器，包含绝缘元件，接受来自脉冲变换单元的输出并输出相对应的互补的第1以及第2输出信号；放大第1输出信号的栅极接地电路；放大第2输出信号的栅极接地电路；漏极端子连接于接受栅极接地电路的第1输出信号的节点，用于调整第1输出信号的PMOS晶体管；漏极端子连接于栅极接地电路的第2输出信号的节点，调整第2输出信号的PMOS晶体管；恒流源，一端连接有电源节点，另一端连接有PMOS晶体管的源极端子和PMOS晶体管的源极端子；以及比较器，将栅极接地电路的输出与栅极接地电路的输出进行比较。
【专利说明】信号传输电路
【技术领域】
[0001]本发明涉及一种经由绝缘元件传输信号的信号传输电路。
【背景技术】
[0002]例如，在功率设备中为了驱动三相交流电动机等，使用了将电压从直流变换为交流的逆变器。在逆变器中，需要将施加到交流电动机的高电压与控制部件进行电绝缘，目前为止作为绝缘元件而使用了光耦合器。
[0003]但是，近年来随着推进变压器的小型化/薄膜化，光耦合器被置换为可靠性、功耗、集成度、传输速度优异的脉冲变压器、使用了电容的绝缘元件。对于脉冲变压器，除了要求绝缘性之外，还要求电路的小面积化带来的成本削减。
[0004]另外，例如，经由绝缘元件传输信号的信号传输电路用于三相交流电动机等，因此需要抑制来自电动机等的噪声导致的误输出。
[0005]日本特开平7-213057号公报(专利文献I)公开了绝缘型信号传输用元件。日本特开平7-213057号公报(专利文献I)所公开的绝缘型信号传输用元件由薄膜变压器、第I脉冲变换单元以及第2脉冲变换单元构成，在连接于次级绕组的第2脉冲变换单元的输入侧分别连接有公共连接了阳极电极的第I二极管和第2 二极管的阴极电极，与该第I 二极管和第2 二极管分别排列连接了电阻。而且，第I二极管与第2 二极管的阳极电极公共连接点连接于第IMOS晶体管和第2M0S晶体管的源极电极以及接地端子GND。
[0006]在日本特开平7-213057号公报(专利文献I)所公开的绝缘型信号传输用元件中，当薄膜变压器的次级绕组上出现的脉冲信号表示正极性(次级绕组的相反侧表示负极性。)时,第I 二极管被反向偏置，第2 二极管被正向偏置，因此第2 二极管成为导通状态,第IMOS晶体管的栅极电极与接地端子GND之间的电压大概成为0V，第IMOS晶体管成为截止状态，次级绕组的正极性脉冲电压大致施加到第2M0S晶体管的栅极电极与接地端子GND之间，该第2M0S晶体管接通，第2脉冲变换单元的输出端子OUT的电压成为0V。
[0007]另一方面，当薄膜变压器的次级绕组上出现的脉冲信号表示负极性(次级绕组的相反侧表示正极性。)时，第I 二极管被正向偏置，第2 二极管被反向偏置，因此第I 二极管成为导通状态，第2 二极管成为截止状态，第2M0S晶体管的栅极电极与接地端子GND之间的电压大概成为0V，第2M0S晶体管成为截止状态，次级绕组的脉冲电压大致施加到第IMOS晶体管的栅极电极与接地端子GND之间，该第IMOS晶体管接通，第2脉冲变换单元的输出端子OUT的电压成为高电压。
[0008]如以上那样，在日本特开平7-213057号公报(专利文献I)所公开的绝缘型信号传输用元件中，薄膜变压器的次级绕组能够由单一绕组构成，因此能够减少绕组，能够实现作为脉冲变压器的形状的更小型化。
[0009]专利文献1:日本特开平7-213057号公报
【发明内容】
[0010]然而，在日本特开平7-213057号公报(专利文献I)所公开的发明中，薄膜变压器的次级绕组由单一绕组构成，因此使用了对薄膜变压器的次级绕组施加DC偏置的电阻。
[0011]对该薄膜变压器的次级绕组施加DC偏置的电阻产生热噪声，对薄膜变压器的次级绕组的信号产生噪声，由此有可能产生噪声导致的误输出。
[0012]进而，薄膜变压器的次级绕组上出现的信号的振幅由于次级绕组的电阻被衰减。为了抑制信号振幅的衰减，需要使薄膜变压器的次级绕组的电阻变大，或增加薄膜变压器的绕组，当使次级绕组的电阻变大时，电路面积的扩大和噪声的增大成为问题，当增加薄膜变压器的绕组时，电路面积扩大。
[0013]本发明是鉴于上述的问题点而作出的，其目的在于提供电路面积缩小、抑制了噪声导致的误输出的信号传输电路。
[0014]本发明的信号传输电路经由绝缘元件传输信号，具备:脉冲变换单元，接受输入信号，并将输入信号变换为脉冲信号；薄膜变压器，包含绝缘元件，接受来自脉冲变换单元的输出，并输出相对应的互补的第I以及第2输出信号；第I栅极接地电路,放大第I输出信号；第2栅极接地电路，放大第2输出信号；第IMOS晶体管，漏极端子连接于接受第I栅极接地电路的第I输出信号的节点，用于调整第I输出信号；第2M0S晶体管，漏极端子连接于第2栅极接地电路的第2输出信号的节点，调整第2输出信号；恒流源，一端连接有电源节点，另一端连接有第IMOS晶体管的源极端子和第2M0S晶体管的源极端子；以及比较器，将第I栅极接地电路的输出与第2栅极接地电路的输出进行比较。
[0015]本发明的信号传输电路通过代替电阻而由栅极接地电路向薄膜变压器的输出端子提供直流电压，由此抑制电阻导致的电路面积的扩大、抗噪性的劣化。进而，通过调整与第IMOS晶体管和第2M0S晶体管的各自的栅极端子连接的偏置端子的电压，由此能够调整薄膜变压器的输出端子的直流电压、栅极接地电路的增益，抑制信号传输电路的误输出。
【专利附图】
【附图说明】
[0016]图1是表示本发明的实施方式I的信号传输电路的结构的电路图。
[0017]图2是示出表示实施方式I的脉冲变换单元的结构例A的电路图(A)及其动作波形(B)的图。
[0018]图3是示出表示实施方式I的脉冲变换单元的结构例B的电路图(A)及其动作波形(B)的图。
[0019]图4是示出表示实施方式I的脉冲变换单元的结构例C的电路图(A)及其动作波形(B)的图。
[0020]图5是示出表示实施方式I的脉冲变换单元的结构例D的电路图(A)及其动作波形(B)的图。
[0021]图6是表示实施方式I中的负载电路15的结构例A的电路图。
[0022]图7是表示实施方式I中的负载电路15的结构例B的电路图。
[0023]图8是表示实施方式I中的负载电路15的结构例C的电路图。
[0024]图9是表示基于在脉冲变换单元6中使用了图2所示的结构例A的情况下的信号传输电路100的动作的各电压的时间变化的图。
[0025]图10是表示本发明的实施方式2的信号传输电路200的结构的电路图。[0026]图11是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路200的动作的各电压的时间变化的图。
[0027]图12是表示本发明的实施方式3的信号传输电路300的结构的电路图。
[0028]图13是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路300的动作的各电压的时间变化的图。
[0029]图14是表示本发明的实施方式4的信号传输电路400的结构的电路图。
[0030]图15是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路400的动作的各电压的时间变化的图。
[0031]符号说明
[0032]3:电压源；5:薄膜变压器；6:脉冲变换单元；7:偏置端子；8、9、13、14、1503、1504,801,901 =MOS 晶体管；10、11、12、1505、1506:恒流源；15:负载电路；16:比较器;18、19:栅极接地电路;100、200、300、400:信号传输电路;601、603、604、609:缓冲器电路；605:延迟电路;606、607:上升沿检测电路;608、610:反相器;1501、1502:电阻；2401、2402:电容；VB1、VB2、VB3:电压。
【具体实施方式】
[0033]下面，详细地说明本发明的实施方式。下面，参照【专利附图】
【附图说明】本发明的实施方式。此外，在下面的各实施方式中，对同样的结构要素附加相同的符号。另外，下面的电路是一个电路例，并不限定于这些。
[0034][实施方式I]
[0035]图1是表示本发明的实施方式I的信号传输电路的结构的电路图。参照图1，信号传输电路100是如下的电路:边将输入端子I以及输出端子2通过薄膜变压器5进行电绝缘，边将输入信号Din输入到输入端子1，并从输出端子2复原为输出信号Dout。
[0036]信号传输电路100具备输入端子1、输出端子2、脉冲变换单元6、薄膜变压器5、PMOS晶体管8、PMOS晶体管9、偏置端子1701、1702、恒流源10、栅极接地电路18、19、以及比较器16。
[0037]脉冲变换单元6的输入端子6a连接有输入端子1，输出端子6b和输出端子6c单独地连接有薄膜变压器5的各自的输入端子5a和输入端子5b。
[0038]在薄膜变压器5中，输入端子5a连接于脉冲变换单元6的输出端子6b，输入端子5b连接于脉冲变换单元6的输出端子6c。在薄膜变压器5中，输出端子5c连接于栅极接地电路18的输入端子18a，输出端子5d连接于栅极接地电路19的输入端子19a。
[0039]栅极接地电路18包含负载电路15、NM0S晶体管13、以及恒流源11。输入端子18a连接于薄膜变压器5的输出端子5c以及PMOS晶体管8的漏极端子。输出端子18b连接于负载电路15与N沟道MOS晶体管13的漏极之间，并且连接于比较器的输入端子的一端。
[0040]栅极接地电路18的NMOS晶体管13的栅极端子连接于偏置端子7，源极端子连接于恒流源11的一端，漏极端子连接于负载电路15的端子15a。另外，向偏置端子7施加电压 VB1。
[0041]在栅极接地电路18中使用的恒流源11的一端连接于NMOS晶体管13的源极端子和薄膜变压器5的输出端子5c，另一端连接于基准电位4。[0042]负载电路15的端子15a连接于NMOS晶体管13的漏极端子，端子15b连接于电压源3，端子15c连接于NMOS晶体管14的漏极端子，端子15d连接于电压源3。
[0043]栅极接地电路19的结构与栅极接地电路18相同，输入端子19a和输出端子19b的连接与栅极接地电路18不同，其输入端子19a连接于薄膜变压器5的输出端子5d以及PMOS晶体管9的漏极端子，输出端子19b连接于比较器的输入端子的另一端。
[0044]栅极接地电路19的NMOS晶体管14的栅极端子连接于偏置端子7，源极端子连接于恒流源12的一端，漏极端子连接于负载电路15的端子15c。另外，向偏置端子7施加电压 VB1。
[0045]栅极接地电路19的恒流源12的一端连接于NMOS晶体管14的源极端子和薄膜变压器5的输出端子5d,另一端连接于基准电位4。
[0046]PMOS晶体管8的栅极端子连接于偏置端子1701，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5c以及栅极接地电路18的输入端子18a。
[0047]PMOS晶体管9的栅极端子连接于偏置端子1702，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5d以及栅极接地电路19的输入端子19a。
[0048]恒流源10的一端连接于电压源3，另一个端子分别连接于PMOS晶体管8以及PMOS晶体管9的源极端子。
[0049]比较器16的一个输入端子连接于栅极接地电路18的输出端子18b，另一个输入端子连接于栅极接地电路19的输出端子1%，输出端子连接于信号传输电路的输出端子2。
[0050]图2是示出表示实施方式I的脉冲变换单元的结构例A的电路图(A)及其动作波形(B)的图。
[0051]图2的(A)是表示实施方式I中的脉冲变换单元6的结构例A的电路图，图2的(B)是其动作波形。如图2的(A)所示，脉冲变换单元6包含缓冲器电路601以及基准电位602。
[0052]缓冲器电路601的输入端子连接于脉冲变换单元6的输入端子6a，其输出端子连接于脉冲变换单元6的输出端子6b。基准电位602连接于脉冲变换单元6的输出端子6c。
[0053]如图2的(B)所示，在脉冲变换单元6的结构例A的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，输出端子6b的电压也从低变化为高。输出端子6c的电压连接于基准电位602，因此在保持基准电位的状态下取恒定的电压。此外，脉冲变换单元6的结构例A是一个电路例，并不限定于这些。
[0054]图3是示出表示实施方式I的脉冲变换单元的结构例B的电路图(A)及其动作波形(B)的图。
[0055]参照图3，图3的(A)是表示实施方式I中的脉冲变换单元6的结构例B的电路图，图3的(B)是其动作波形。如图3的(A)所示，脉冲变换单元6的结构例B包含缓冲器电路603、缓冲器电路604、以及延迟电路605。
[0056]缓冲器电路603的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单兀6的输出端子6b。缓冲器电路604的输入端子连接于延迟电路605的输出端子，输出端子连接于脉冲变换单元6的输出端子6c。
[0057]延迟电路605的输入端子连接于脉冲变换单元6的输入端子6a和缓冲器电路603的输入端子，输出端子连接于缓冲器电路604的输入端子。设延迟电路605引起的输入信号与输出信号之间的延迟的时间为延迟时间τ。
[0058]如图3的(B)所示，在脉冲变换单元6的结构例B的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，输出端子6b的电压也从低变化为高。在输出端子6c中输出延迟了延迟电路605引起的延迟时间τ的信号。此外，脉冲变换单元6的结构例B是一个电路例，并不限定于这些。
[0059]图4是示出表示实施方式I的脉冲变换单元的结构例C的电路图(A)及其动作波形(B)的图。参照图4，图4的(A)是表示实施方式I中的脉冲变换单元6的结构例C的电路图，图4的(B)是其动作波形。
[0060]如图4的(A)所示，脉冲变换单元6的结构例C包含上升沿检测电路606、上升沿检测电路607、以及反相器608。
[0061]上升沿检测电路606的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单元6的输出端子6b。上升沿检测电路607的输入端子连接于反相器608的输出端子，输出端子连接于脉冲变换单元6的输出端子6c。
[0062]反相器608的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于上升沿检测电路607的输入端子。
[0063]如图4的(B)所示，在脉冲变换单元6的结构例C的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，上升沿检测电路606检测上升沿，向输出端子6b输出脉冲波形。
[0064]另一方面，上升沿检测电路607检测将输入端子6a的电压用反相器608进行反转的信号的上升沿，向输出端子6c输出脉冲波形。此外，脉冲变换单元6的结构例C是一个电路例，并不限定于这些。
[0065]图5是示出表示实施方式I的脉冲变换单元的结构例D的电路图(A)及其动作波形(B)的图。参照图5，图5的(A)是表示实施方式I中的脉冲变换单元6的结构例D的电路图，图5的(B)是其动作波形。
[0066]如图5的(A)所示，脉冲变换单元6的结构例D包含缓冲器电路609以及反相器610。
[0067]缓冲器电路609的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单元6的输出端子6b。
[0068]反相器610的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单元6的输出端子6c。
[0069]如图5的(B)所示，在脉冲变换单元6的结构例D的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，输出端子6b的电压也从低变化为高。在输出端子6c中，输出使用反相器610将输入端子6a的电压进行反转的电压。此外，脉冲变换单元6的结构例D是一个电路例，并不限定于这些。
[0070]图6是表示实施方式I中的负载电路15的结构例A的电路图。参照图6，负载电路15的结构例A包含电阻1501以及电阻1502。
[0071]电阻1501的各自的一端分别连接于负载电路15的端子15a与端子15b之间，电阻1502的各自的一端分别连接于负载电路15的端子15c和端子15d。此外，负载电路15的结构例A是一个电路例，并不限定于这些。[0072]图7是表示实施方式I中的负载电路15的结构例B的电路图。参照图7，负载电路15的结构例B包含PMOS晶体管1503以及PMOS晶体管1504。
[0073]PMOS晶体管1503的栅极端子连接于MOS晶体管1503的漏极端子以及负载电路15的端子15a，漏极端子连接于负载电路15的端子15a，源极端子连接于负载电路15的端子 15b。
[0074]PMOS晶体管1504的栅极端子连接于MOS晶体管1504的漏极端子以及负载电路15的端子15c，漏极端子连接于负载电路15的端子15c，源极端子连接于负载电路15的端子 15cL
[0075]另外，也可以代替PMOS晶体管1503、1504而分别配置二极管。此外，负载电路15的结构例B是一个电路例，并不限定于这些。
[0076]图8是表示实施方式I中的负载电路15的结构例C的电路图。参照图8，负载电路15的结构例C包含恒流源1505以及恒流源1506。
[0077]恒流源1505连接于负载电路15的端子15a与端子15b之间。另外，恒流源1506连接于负载电路15的端子15c与端子15d之间。
[0078]此外，负载电路15的结构例C是一个电路例，并不限定于这些。
[0079]图9是表示基于在脉冲变换单元6中使用了图2所示的结构例A的情况下的信号传输电路100的动作的各电压的时间变化的图。参照图9说明信号传输电路100的动作。
[0080]图9的(A)表不作为数字信号的输入信号Din的波形。图9的(B)表不节点20以及节点21的电压波形。图9的(C)表示节点22以及节点23的电压波形。图9的(D)表示输出信号Dout的波形。
[0081]如图9的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的信号变化。
[0082]当输入信号Din从低上升为高时(时刻Tl时)，如图9的(B)所示，在与薄膜变压器5的输出端子5c连接的节点20中，产生微小的信号变化。此时，在与薄膜变压器5的输出端子5d连接的节点21中，产生在节点20中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点20、21的输出信号相互成为互补的信号。
[0083]进而，当输入信号Din从高下降为低时(时刻T2时)，在与薄膜变压器5的输出端子5c连接的节点20中，产生与刚才的在输入信号Din从低上升为高时产生的节点20的微弱的信号变化反相的信号。即，在时间Tl - T2期间和时间T2 - T3期间，流过节点20的输出信号相互成为反相。
[0084]另外，在与薄膜变压器5的输出端子5d连接的节点21中，与刚才同样地产生在节点20中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点20、21的输出信号相互成为互补的信号。
[0085]薄膜变压器5的输出端子5c (节点20)中产生的信号输入到栅极接地电路18的输入端子18a,经放大的信号从其输出端子18b输出。
[0086]另外，薄膜变压器5的输出端子5d (节点21)中产生的信号输入到栅极接地电路19的输入端子19a,经放大的信号从其输出端子19b输出。
[0087]如图9的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0088]如图9的(D)所示，比较器16的输出信号在时刻Tl时是信号传输电路100的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0089]薄膜变压器5的输出端子5c (节点20)的信号的直流电压是通过由栅极接地电路18的恒流源11以及NMOS晶体管13构成的共源共栅(cascode)电路唯一地决定。
[0090]另外，薄膜变压器5的输出端子5d (节点21)的信号的直流电压是通过由栅极接地电路19的恒流源12以及NMOS晶体管14构成的共源共栅电路唯一地决定。
[0091]薄膜变压器5的各自的输出端子5c (节点20)以及5d (节点21)的直流电压由于工艺偏差而产生电位差。由于电位差，由栅极接地电路18以及栅极接地电路19进行放大的差动信号产生电位差，由此存在信号传输电路100误输出的可能性。
[0092]然而，在本实施方式I中，使用偏置端子1701以及偏置端子1702来调整PMOS晶体管8以及PMOS晶体管9的各自的栅极端子的电压VB2以及VB3的电位差，由此能够调整薄膜变压器5的各自的输出端子5c (节点20)以及输出端子5d (节点21)的直流电压，通过使由于工艺偏差所产生的节点20以及节点21的电位差变小，从而能够抑制信号传输电路100的误输出。
[0093]在没有工艺偏差、薄膜变压器5的输出端子5c (节点20)以及输出端子5d (节点21)的直流电压相等的情况下，当偏置端子1702的电压VB3高于偏置端子1701的电压VB2时，与薄膜变压器5的输出端子5c (节点20)的电压相比输出端子5d (节点21)的电压变低。另外，当偏置端子1702的电压VB3低于偏置端子1701的电压VB2时，与薄膜变压器5的输出端子5c (节点20)的电压相比输出端子5d (节点21)的电压变高。
[0094]这样，通过调整PMOS晶体管8以及PMOS晶体管9的各自的栅极端子的电压VB2以及电压VB3的电位差，能够减少工艺偏差。
[0095]因而，在由于工艺偏差而在节点20以及节点21的直流电压中产生了电位差的情况下，通过调整偏置端子1701的电压VB2以及偏置端子1702的电压VB3的电位差，能够使节点20以及节点21的电位差变小。
[0096]进而，使用偏置端子1701以及偏置端子1702不是改变PMOS晶体管8以及PMOS晶体管9的各自的栅极端子的电压VB2以及电压VB3的电位差，而是调整该电压VB2以及电压VB3，由此能够调整栅极接地电路18以及栅极接地电路19的增益和各自的输出端子18b以及输出端子1%的输出直流电压。
[0097]当不改变偏置端子1701的电压VB2以及偏置端子1702的电压VB3的电位差而减小该电压VB2以及电压VB3时，栅极接地电路18以及栅极接地电路19的增益变大，各自的输出端子18b以及输出端子19b的输出直流电压变大。
[0098]当不改变偏置端子1701的电压VB2与偏置端子1702的电压VB3的电位差而增大该电压VB2以及电压VB3时，栅极接地电路18以及栅极接地电路19的增益变小，各自的输出端子18b以及输出端子19b的直流电压变小。
[0099]这样，通过不改变偏置端子1701以及偏置端子1702的电压VB2以及电压VB3的电位差而调整该电压VB2以及电压VB3，能够调整栅极接地电路18以及栅极接地电路19的各自的输出端子18b以及输出端子19b的信号振幅以及输出直流电压。
[0100]其结果，能够抑制栅极接地电路18以及栅极接地电路19的各自的输出端子18b和输出端子19b的信号振幅的饱和。另外，通过调整向连接的比较器16的最佳的输入直流电压，能够抑制信号传输电路100的误输出。
[0101]这样，在实施方式I的信号传输电路100中，从由在栅极接地电路18以及栅极接地电路19中使用的恒流源和NMOS晶体管构成的共源共栅电路提供薄膜变压器5的各自的输出端子5c (节点20)以及5d (节点21)的直流电压，由此与使用了日本特开平7-213057号公报(专利文献I)的电阻的情况相比，能够抑制电阻导致的信号振幅的下降、电阻的热噪声导致的抗噪性的下降。
[0102]另外，在实施方式I的信号传输电路100中，不使脉冲变换单元6的电流量增大就抑制电阻导致的信号振幅的下降。而且，在实施方式I的信号传输电路100中，不增加薄膜变压器5的绕组就抑制电阻导致的信号振幅的下降。
[0103]S卩，在实施方式I的信号传输电路100中，不增加消耗电流、而且不进行由于增加薄膜变压器5的绕组所造成的电路面积的扩大，就能够向薄膜变压器5的各自的输出端子提供直流电压。
[0104]另外，在信号传输电路100中，通过使用偏置端子1701以及偏置端子1702来调整PMOS晶体管8的栅极端子以及PMOS晶体管9的栅极端子的电位差，由此能够调整薄膜变压器5的各自的输出端子5c (节点20)以及输出端子5d (节点21)的直流电压。
[0105]另外，通过减小由于工艺偏差而产生的薄膜变压器5的输出端子5c (节点20)以及输出端子5d (节点21)的电位差，能够抑制该电位差导致的信号传输电路100的误输出。
[0106]另外，在信号传输电路100中，使用偏置端子1701以及偏置端子1702不是改变PMOS晶体管8的栅极端子的电压VB2以及PMOS晶体管9的栅极端子的电压VB3的电位差而是增大或者减小该电压VB2以及电压VB3，由此能够调整栅极接地电路18以及栅极接地电路19的增益和输出直流电压，抑制栅极接地电路18以及栅极接地电路19的各自的输出端子18b以及输出端子19b的信号振幅的饱和，调整为向连接的比较器16的最佳的输入直流电压，从而能够抑制信号传输电路100的误输出。
[0107][实施方式2]
[0108]图10是表示本发明的实施方式2的信号传输电路200的结构的电路图。参照图
10,实施方式2的信号传输电路200是如下电路:边将输入端子I以及输出端子2通过电容2401以及电容2402进行电绝缘，边将输入信号Din在输出端子2复原为输出信号Dout。
[0109]边与图1的信号传输电路100进行比较边说明信号传输电路200。信号传输电路200代替信号传输电路100的薄膜变压器5而加入电容2401以及电容2402。在本实施方式2的信号传输电路200中，通过使用电容2401和电容2402，除了实施方式I的效果之外还能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。
[0110]信号传输电路200具备输入端子1、输出端子2、脉冲变换单兀6、电容2401、电容2402、偏置端子1701、偏置端子1702、PM0S晶体管8、PM0S晶体管9、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16。在本实施方式2中，输入端子1、输出端子2、脉冲变换单元6、偏置端子1701、偏置端子1702、PMOS晶体管8、PMOS晶体管9、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16也可以是与实施方式I的信号传输电路100的相对应的结构要素相同的结构要素。
[0111]电容2401的端子24a连接于脉冲变换单元6的输出端子6b，端子24c连接于栅极接地电路18的输入端子18a。
[0112]电容2402的端子24b连接于脉冲变换单元6的输出端子6c，端子24d连接于栅极接地电路19的输入端子19a。
[0113]此外，信号传输电路200的其它结构与信号传输电路100的结构相同，因此这里不
重复说明。
[0114]图11是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路200的动作的各电压的时间变化的图。参照图11说明信号传输电路200的动作。
[0115]图11的(A)表示作为数字信号的输入信号Din的波形。图11的(B)表示节点20以及节点21的电压波形。图11的(C)表示节点22以及节点23的电压波形。图11的(D)表不输出信号Dout的波形。
[0116]如图11的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平在时间经过中从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的
信号变化。
[0117]当输入信号Din从低上升为高时(时刻Tl时)，如图11的(B)所示，在电容2401的端子24c的节点20中产生微小的信号变化。此时，在电容2402的端子24d的节点21中，产生在节点20中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点20,21的输出信号相互成为互补的信号。
[0118]进而，当输入信号Din从高下降为低时(时刻T2时)，在电容2401的端子24c的节点20中，产生与刚才的在输入信号Din从低上升为高时产生的节点20的微弱的信号变化反相的信号。即，在时间Tl - T2期间和时间T2 - T3期间，流过节点20的输出信号相互成为反相。
[0119]另外，在电容2402的端子24d的节点21中，与刚才同样地产生在节点20中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点20、21的输出信号相互成为互补的信号。
[0120]电容2401的端子24c (节点20)中产生的信号输入到栅极接地电路18的输入端子18a，经放大的信号从其输出端子18b输出。另外，电容2402的端子24d (节点21)中产生的信号输入到栅极接地电路19的输入端子19a，经放大的信号从其输出端子19b输出。
[0121]如图11的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0122]如图11的(D)所示，比较器16的输出信号在时刻Tl时是信号传输电路200的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0123]通过采用这种结构，信号传输电路200具有与信号传输电路100同等的效果，进而在与信号传输电路100的比较中，将薄膜变压器5置换为电容2401以及电容2402，从而能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。
[0124][实施方式3]
[0125]图12是表示本发明的实施方式3的信号传输电路300的结构的电路图。参照图12，实施方式3的信号传输电路300是如下电路:边将输入端子I以及输出端子2通过薄膜变压器5进行电绝缘，边将输入信号Din输入到输入端子1，从输出端子2复原为输出信号Dout0
[0126]边与图1的信号传输电路100进行比较边说明信号传输电路300。信号传输电路300将信号传输电路100的偏置端子1701连接于PMOS晶体管9的漏极端子，将偏置端子1702连接于PMOS晶体管8的漏极端子。在本实施方式3的信号传输电路300中，通过分别从PMOS晶体管901和PMOS晶体管801的漏极端子提供向PMOS晶体管801和PMOS晶体管901的栅极端子的偏置电压，能够削减偏置端子，进一步增大薄膜变压器5的输出振幅。
[0127]信号传输电路300具备输入端子1、输出端子2、脉冲变换单元6、薄膜变压器5、PMOS晶体管801、PMOS晶体管901、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16。在本实施方式3中，输入端子1、输出端子2、脉冲变换单元6、薄膜变压器5、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16也可以与实施方式I的信号传输电路100的相对应的结构要素相同。
[0128]PMOS晶体管801的栅极端子连接于PMOS晶体管901的漏极端子，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5c以及栅极接地电路18的输入端子18a。
[0129]PMOS晶体管901的栅极端子连接于PMOS晶体管801的漏极端子，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5d以及栅极接地电路19的输入端子19a。
[0130]此外，信号传输电路300的其它结构与信号传输电路100的结构相同，因此这里不
重复说明。
[0131]图13是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路300的动作的各电压的时间变化的图。参照图13说明信号传输电路300的动作。
[0132]图13的(A)表示作为数字信号的输入信号Din的波形。图13的(B)表示节点201以及节点211的电压波形。图13的(C)表示节点22以及节点23的电压波形。图13的(D)表不输出信号Dout的波形。
[0133]如图13的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的信号变化。
[0134]如图13的(B)所示，当输入信号Din从低上升为高时(时刻Tl时)，在与薄膜变压器5的输出端子5c连接的节点201中，产生微小的信号变化。此时，在与薄膜变压器5的输出端子5d连接的节点211中，产生在节点201中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点201、211的输出信号相互成为互补的信号。
[0135]进而，如图13的(E)所示，当输入信号Din从低上升为高时(时刻Tl时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而增大，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而减少。即，在时间Tl - T2期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18与流过PMOS晶体管901的漏极端子的电流19相互成为互补的变化，与信号传输电路100相比，流过节点201、211的输出信号的电位差变大。
[0136]另夕卜，当输入信号Din从高下降为低时(时刻T2时),在与薄膜变压器5的输出端子5c连接的节点201中，产生与刚才的输入信号Din从低上升为高时产生的节点201的微弱的信号变化反相的信号。即，在时间Tl 一 T2期间和时间T2 - T3期间，流过节点201的输出信号相互成为反相。
[0137]另外，在与薄膜变压器5的输出端子5d连接的节点211中，与刚才同样地产生在节点201中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点201、211的输出信号相互成为互补的信号。
[0138]进而，如图13的(E)所示，当输入信号Din从高上升为低时(时刻T2时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而减少，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而增大。即，在时间T2 - T3期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18和流过PMOS晶体管901的漏极端子的电流19成为与时间Tl 一 T2期间反相且互补的变化，与信号传输电路100相比，流过节点201、211的输出信号的电位差变大。
[0139]在薄膜变压器5的输出端子5c (节点201)中产生的信号输入到栅极接地电路18的输入端子18a,经放大的信号从其输出端子18b输出。
[0140]另外，在薄膜变压器5的输出端子5d (节点211)中产生的信号输入到栅极接地电路19的输入端子19a,经放大的信号从其输出端子19b输出。
[0141]如图13的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0142]如图13的(D)所不，比较器16的输出信号在时刻Tl时是信号传输电路300的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0143]薄膜变压器5的输出端子5c (节点201)的信号的直流电压是通过由栅极接地电路18的恒流源11以及NMOS晶体管13构成的共源共栅电路唯一地决定。
[0144]另外，薄膜变压器5的输出端子5d (节点211)的信号的直流电压是通过由栅极接地电路19的恒流源12以及NMOS晶体管14构成的共源共栅电路唯一地决定。
[0145]这样，通过将PMOS晶体管801的栅极端子连接于PMOS晶体管901的漏极端子，将PMOS晶体管901的栅极端子连接于PMOS晶体管801的漏极端子，由此使流过PMOS晶体管801的漏极端子的电流18和流过PMOS晶体管901的漏极端子的电流19以节点201以及211的互补的信号变化来互补地增减，从而能够进一步使节点201以及211的信号变化时的电位差变大，能够进一步削减信号传输电路100的偏置端子1701和1702。
[0146][实施方式4]
[0147]图14是表示本发明的实施方式4的信号传输电路400的结构的电路图。参照图
14,实施方式4的信号传输电路400是如下电路:边将输入端子I以及输出端子2通过电容2401以及电容2402进行电绝缘，边将输入信号Din输入到输入端子I，从输出端子2复原为输出信号Dout。
[0148]边与图12的信号传输电路300进行比较,边说明信号传输电路400。信号传输电路400代替信号传输电路300的薄膜变压器5而加入电容2401以及电容2402。在本实施方式4的信号传输电路400中，通过使用电容2401和电容2402，除了实施方式3的效果之夕卜，还能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。[0149]信号传输电路400具备输入端子1、输出端子2、脉冲变换单元6、电容2401、电容2402、PMOS晶体管801、PMOS晶体管901、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16。在本实施方式4中，输入端子1、输出端子2、脉冲变换单元6、PM0S晶体管801、PMOS晶体管901、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16也可以与实施方式3的信号传输电路300的相对应的结构要素相同。
[0150]电容2401的端子24a连接于脉冲变换单元6的输出端子6b，端子24c连接于栅极接地电路18的输入端子18a。
[0151 ] 电容2402的端子24b连接于脉冲变换单元6的输出端子6c，端子24d连接于栅极接地电路19的输入端子19a。
[0152]此外，信号传输电路400的其它结构与信号传输电路300的结构相同，因此这里不
重复说明。
[0153]图15是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路400的动作的各电压的时间变化的图。参照图15说明信号传输电路400的动作。
[0154]图15的(A)表示作为数字信号的输入信号Din的波形。图15的(B)表示节点201以及节点211的电压波形。图15的(C)表示节点22以及节点23的电压波形。图15的(D)表不输出信号Dout的波形。
[0155]如图15的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的信号变化。
[0156]如图15的(B)所示，当输入信号Din从低上升为高时(时刻Tl时)，在电容2401的端子24c的节点201中，产生微小的信号变化。此时，在电容2402的端子24d的节点211中，产生在节点201中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点201、211的输出信号相互成为互补的信号。
[0157]进而，如图15的(E)所示，当输入信号Din从低上升为高时(时刻Tl时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而增大，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而减少。即，在时间Tl - T2期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18与流过PMOS晶体管901的漏极端子的电流19相互成为互补的变化，流过节点201、211的输出信号的电位差变大。
[0158]另外，当输入信号Din从高下降为低时(时刻T2时)，在电容2401的端子24c的节点201中，产生与刚才的输入信号Din从低上升为高时产生的节点201的微弱的信号变化反相的信号。即，在时间Tl 一 T2期间和时间T2 - T3期间，流过节点201的输出信号相互成为反相。
[0159]另外，在电容2402的端子24d的节点211中，与刚才同样地产生在节点201中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点201、211的输出信号相互成为互补的信号。
[0160]进而，如图15的(E)所示，当输入信号Din从高下降为低时(时刻T2时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而减少，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而增大。即，在时间T2 - T3期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18和流过PMOS晶体管901的漏极端子的电流19成为与时间Tl 一 T2期间反相且互补的变化，流过节点201、211的输出信号的电位差变大。
[0161]在电容2401的端子24c (节点201)中产生的信号输入到栅极接地电路18的输入端子18a，经放大的信号从其输出端子18b输出。另外，在电容2402的端子24d (节点211)中产生的信号输入到栅极接地电路19的输入端子19a,经放大的信号从其输出端子19b输出。
[0162]如图15的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0163]如图15的(D)所不，比较器16的输出信号在时刻Tl时是信号传输电路400的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0164]通过采用这种结构，信号传输电路400具有与信号传输电路300同等的效果，进而在与信号传输电路300的比较中，通过将薄膜变压器5置换为电容2401以及电容2402，能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。
[0165]最后，再次参照图1等来总结本实施方式。
[0166]根据本实施方式1、2，如图1等所示，在经由绝缘元件传输信号的信号传输电路100,200中，具备:脉冲变换单元6，接受输入信号，并将输入信号变换为脉冲信号；绝缘电路(例如薄膜变压器、电容2401、2402)，包含绝缘元件，接受来自所述脉冲变换单元6的输出，并输出相对应的互补的第I以及第2输出信号；栅极接地电路18,放大第I输出信号；栅极接地电路19，放大第2输出信号；PM0S晶体管8，漏极端子连接于接受栅极接地电路18的第I输出信号的节点，用于调整第I输出信号；PM0S晶体管9，漏极端子连接于接受第2栅极接地电路19的第2输出信号的节点，调整第2输出信号；恒流源10，一端连接有电源节点，另一端连接有PMOS晶体管8的源极端子和PMOS晶体管9的源极端子；以及比较器16，将栅极接地电路18的输出与栅极接地电路19的输出进行比较。
[0167]优选地，绝缘元件包含薄膜变压器5或者电容2401,2402。
[0168]根据实施方式I的信号传输电路100的结构，不使用电阻而由栅极接地电路18以及栅极接地电路19向薄膜变压器5的各自的输出端子提供直流电压，由此与使用了电阻的情况相比，能够抑制信号振幅的下降、电阻的热噪声导致的抗噪性的下降。另外，为了抑制电阻导致的信号振幅的下降，需要增大脉冲变换单元6的电流量、或增加薄膜变压器5的绕组，在本实施方式I的信号传输电路100中，不增加消耗电流、而且不进行由于增加所述薄膜变压器5的绕组引起的电路面积的扩大，就能够向所述薄膜变压器5的各自的输出端子提供直流电压。
[0169]进而，根据实施方式2的信号传输电路200的结构，能够得到与实施方式I的信号传输电路100同等的效果。进而，能够实现电路面积的降低、制造工序的简化带来的成本削减。
[0170]另外，优选地，能够根据PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差来调整第I以及第2输出信号的电压。
[0171]优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而增加PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的增益变小。
[0172]另外，优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而减少PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的增益变大。
[0173]优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而增加PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的输出直流电压变小。
[0174]另外，优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而减少PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的输出直流电
压变大。
[0175]另外，根据本实施方式3、4，如图12等所示，在经由绝缘元件传输信号的信号传输电路300、400中，具备:脉冲变换单元6，接受输入信号，将输入信号变换为脉冲信号；绝缘电路(例如薄膜变压器5、电容2401、2402)，包含绝缘元件，接受来自脉冲变换单元6的输出，并输出相对应的互补的第I以及第2输出信号；栅极接地电路18,放大第I输出信号；栅极接地电路19，放大第2输出信号；PM0S晶体管801，漏极端子接受绝缘电路的第I输出信号，栅极端子接受绝缘电路的第2输出信号，用于使互补的第I以及第2输出信号的电位差变大；PM0S晶体管901，漏极端子接受绝缘电路的第2输出信号，栅极端子接受绝缘电路的第I输出信号，使互补的第I以及第2输出信号的电位差变大；恒流源10，一端连接有电源节点，另一端连接有PMOS晶体管801的源极端子和PMOS晶体管901的源极端子；以及比较器16，将栅极接地电路18的输出与栅极接地电路19的输出进行比较。
[0176]优选地，绝缘元件包含薄膜变压器5或者电容2401、2402。
[0177]根据实施方式3的信号传输电路300的结构，与实施方式I的信号传输电路100相t匕，能够使互补的第I以及第2输出信号的电位差变大，进而能够通过去掉偏置端子1701、1702来降低电路面积。
[0178]进而，根据实施方式4的信号传输电路400的结构，能够得到与实施方式3的信号传输电路300同等的效果。进而，能够实现电路面积的降低、制造工序的简化带来的成本削减。
[0179]应该理解本次公开的实施方式所有点都是例示，并非是限制性的。本发明的范围并非通过上述的说明而是通过权利要求书来示出，意图包含与权利要求书均等的意思以及范围内的所有变更。
【权利要求】
1.一种信号传输电路(100 ;200),经由绝缘兀件传输信号,该信号传输电路具备: 脉冲变换单元(6)，接受输入信号，并将所述输入信号变换为脉冲信号； 绝缘电路(5 ;2401,2402),包含所述绝缘元件,接受来自所述脉冲变换单元(6)的输出，并输出相对应的互补的第I输出信号以及第2输出信号； 第I栅极接地电路(18)，放大所述第I输出信号； 第2栅极接地电路(19)，放大所述第2输出信号； 第IMOS晶体管(8)，漏极端子连接于接受所述第I栅极接地电路(18)的所述第I输出信号的节点，用于调整所述第I输出信号； 第2M0S晶体管(9)，漏极端子连接于接受所述第2栅极接地电路(19)的所述第2输出信号的节点，调整所述第2输出信号； 恒流源(10)，一端连接有电源节点，另一端连接有所述第IMOS晶体管(8)的源极端子和所述第2M0S晶体管(9)的源极端子；以及 比较器(16)，将所述第I栅极接地电路(18)的输出与所述第2栅极接地电路(19)的输出进行比较。
2.根据权利要求1所述的信号传输电路，其特征在于， 所述绝缘元件包含薄膜变压器(5 )或者电容(2401，2402 )。
3.根据权利要求1或者2所述的信号传输电路，其特征在于， 能够根据所述第IMOS晶体管·(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差来调整所述第I输出信号以及第2输出信号的电压。
4.根据权利要求1或者2所述的信号传输电路，其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而增加所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的增益变小。
5.根据权利要求1或者2所述的信号传输电路,其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而减少所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的增益变大。
6.根据权利要求1或者2所述的信号传输电路,其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而增加所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的输出直流电压变小。
7.根据权利要求1或者2所述的信号传输电路，其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而减少所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的输出直流电压变大。
8.—种信号传输电路(300,400),经由绝缘兀件传输信号,该信号传输电路具备: 脉冲变换单元(6)，接受输入信号，并将所述输入信号变换为脉冲信号； 绝缘电路(5 ;2401，2402),包含所述绝缘元件,接受来自所述脉冲变换单元(6)的输出，并输出相对应的互补的第I输出信号以及第2输出信号；第I栅极接地电路(18)，放大所述第I输出信号； 第2栅极接地电路(19)，放大所述第2输出信号； 第IMOS晶体管(801)，漏极端子接受所述绝缘电路的所述第I输出信号，栅极端子接受所述绝缘电路的所述第2输出信号，用于使所述第I输出信号与所述第2输出信号的电位差变大； 第2M0S晶体管(901 )，漏极端子接受所述绝缘电路的所述第2输出信号，栅极端子接受所述绝缘电路的所述第I输出信号，用于使所述第I输出信号与所述第2输出信号的电位差变大； 恒流源(10)，一端连接有电源节点，另一端连接有所述第IMOS晶体管(801)的源极端子和所述第2M0S晶体管(901)的源极端子；以及 比较器(16)，将所述第I栅极接地电路(18)的输出与所述第2栅极接地电路(19)的输出进行比较。
9.根据权利要求8所述的信号传输电路,其特征在于， 所述绝缘元件包含薄膜变压·器(5 )或者电容(2401，2402 )。
【文档编号】H04L25/02GK103858395SQ201280048505
【公开日】2014年6月11日 申请日期:2012年4月18日 优先权日:2011年12月5日
【发明者】诸熊健一, 富泽淳 申请人:三菱电机株式会社
【专利摘要】一种经由绝缘元件传输信号的信号传输电路，具备：脉冲变换单元，接受输入信号，将输入信号变换为脉冲信号；薄膜变压器，包含绝缘元件，接受来自脉冲变换单元的输出并输出相对应的互补的第1以及第2输出信号；放大第1输出信号的栅极接地电路；放大第2输出信号的栅极接地电路；漏极端子连接于接受栅极接地电路的第1输出信号的节点，用于调整第1输出信号的PMOS晶体管；漏极端子连接于栅极接地电路的第2输出信号的节点，调整第2输出信号的PMOS晶体管；恒流源，一端连接有电源节点，另一端连接有PMOS晶体管的源极端子和PMOS晶体管的源极端子；以及比较器，将栅极接地电路的输出与栅极接地电路的输出进行比较。
【专利说明】信号传输电路
【技术领域】
[0001]本发明涉及一种经由绝缘元件传输信号的信号传输电路。
【背景技术】
[0002]例如，在功率设备中为了驱动三相交流电动机等，使用了将电压从直流变换为交流的逆变器。在逆变器中，需要将施加到交流电动机的高电压与控制部件进行电绝缘，目前为止作为绝缘元件而使用了光耦合器。
[0003]但是，近年来随着推进变压器的小型化/薄膜化，光耦合器被置换为可靠性、功耗、集成度、传输速度优异的脉冲变压器、使用了电容的绝缘元件。对于脉冲变压器，除了要求绝缘性之外，还要求电路的小面积化带来的成本削减。
[0004]另外，例如，经由绝缘元件传输信号的信号传输电路用于三相交流电动机等，因此需要抑制来自电动机等的噪声导致的误输出。
[0005]日本特开平7-213057号公报(专利文献I)公开了绝缘型信号传输用元件。日本特开平7-213057号公报(专利文献I)所公开的绝缘型信号传输用元件由薄膜变压器、第I脉冲变换单元以及第2脉冲变换单元构成，在连接于次级绕组的第2脉冲变换单元的输入侧分别连接有公共连接了阳极电极的第I二极管和第2 二极管的阴极电极，与该第I 二极管和第2 二极管分别排列连接了电阻。而且，第I二极管与第2 二极管的阳极电极公共连接点连接于第IMOS晶体管和第2M0S晶体管的源极电极以及接地端子GND。
[0006]在日本特开平7-213057号公报(专利文献I)所公开的绝缘型信号传输用元件中，当薄膜变压器的次级绕组上出现的脉冲信号表示正极性(次级绕组的相反侧表示负极性。)时,第I 二极管被反向偏置，第2 二极管被正向偏置，因此第2 二极管成为导通状态,第IMOS晶体管的栅极电极与接地端子GND之间的电压大概成为0V，第IMOS晶体管成为截止状态，次级绕组的正极性脉冲电压大致施加到第2M0S晶体管的栅极电极与接地端子GND之间，该第2M0S晶体管接通，第2脉冲变换单元的输出端子OUT的电压成为0V。
[0007]另一方面，当薄膜变压器的次级绕组上出现的脉冲信号表示负极性(次级绕组的相反侧表示正极性。)时，第I 二极管被正向偏置，第2 二极管被反向偏置，因此第I 二极管成为导通状态，第2 二极管成为截止状态，第2M0S晶体管的栅极电极与接地端子GND之间的电压大概成为0V，第2M0S晶体管成为截止状态，次级绕组的脉冲电压大致施加到第IMOS晶体管的栅极电极与接地端子GND之间，该第IMOS晶体管接通，第2脉冲变换单元的输出端子OUT的电压成为高电压。
[0008]如以上那样，在日本特开平7-213057号公报(专利文献I)所公开的绝缘型信号传输用元件中，薄膜变压器的次级绕组能够由单一绕组构成，因此能够减少绕组，能够实现作为脉冲变压器的形状的更小型化。
[0009]专利文献1:日本特开平7-213057号公报
【发明内容】
[0010]然而，在日本特开平7-213057号公报(专利文献I)所公开的发明中，薄膜变压器的次级绕组由单一绕组构成，因此使用了对薄膜变压器的次级绕组施加DC偏置的电阻。
[0011]对该薄膜变压器的次级绕组施加DC偏置的电阻产生热噪声，对薄膜变压器的次级绕组的信号产生噪声，由此有可能产生噪声导致的误输出。
[0012]进而，薄膜变压器的次级绕组上出现的信号的振幅由于次级绕组的电阻被衰减。为了抑制信号振幅的衰减，需要使薄膜变压器的次级绕组的电阻变大，或增加薄膜变压器的绕组，当使次级绕组的电阻变大时，电路面积的扩大和噪声的增大成为问题，当增加薄膜变压器的绕组时，电路面积扩大。
[0013]本发明是鉴于上述的问题点而作出的，其目的在于提供电路面积缩小、抑制了噪声导致的误输出的信号传输电路。
[0014]本发明的信号传输电路经由绝缘元件传输信号，具备:脉冲变换单元，接受输入信号，并将输入信号变换为脉冲信号；薄膜变压器，包含绝缘元件，接受来自脉冲变换单元的输出，并输出相对应的互补的第I以及第2输出信号；第I栅极接地电路,放大第I输出信号；第2栅极接地电路，放大第2输出信号；第IMOS晶体管，漏极端子连接于接受第I栅极接地电路的第I输出信号的节点，用于调整第I输出信号；第2M0S晶体管，漏极端子连接于第2栅极接地电路的第2输出信号的节点，调整第2输出信号；恒流源，一端连接有电源节点，另一端连接有第IMOS晶体管的源极端子和第2M0S晶体管的源极端子；以及比较器，将第I栅极接地电路的输出与第2栅极接地电路的输出进行比较。
[0015]本发明的信号传输电路通过代替电阻而由栅极接地电路向薄膜变压器的输出端子提供直流电压，由此抑制电阻导致的电路面积的扩大、抗噪性的劣化。进而，通过调整与第IMOS晶体管和第2M0S晶体管的各自的栅极端子连接的偏置端子的电压，由此能够调整薄膜变压器的输出端子的直流电压、栅极接地电路的增益，抑制信号传输电路的误输出。
【专利附图】
【附图说明】
[0016]图1是表示本发明的实施方式I的信号传输电路的结构的电路图。
[0017]图2是示出表示实施方式I的脉冲变换单元的结构例A的电路图(A)及其动作波形(B)的图。
[0018]图3是示出表示实施方式I的脉冲变换单元的结构例B的电路图(A)及其动作波形(B)的图。
[0019]图4是示出表示实施方式I的脉冲变换单元的结构例C的电路图(A)及其动作波形(B)的图。
[0020]图5是示出表示实施方式I的脉冲变换单元的结构例D的电路图(A)及其动作波形(B)的图。
[0021]图6是表示实施方式I中的负载电路15的结构例A的电路图。
[0022]图7是表示实施方式I中的负载电路15的结构例B的电路图。
[0023]图8是表示实施方式I中的负载电路15的结构例C的电路图。
[0024]图9是表示基于在脉冲变换单元6中使用了图2所示的结构例A的情况下的信号传输电路100的动作的各电压的时间变化的图。
[0025]图10是表示本发明的实施方式2的信号传输电路200的结构的电路图。[0026]图11是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路200的动作的各电压的时间变化的图。
[0027]图12是表示本发明的实施方式3的信号传输电路300的结构的电路图。
[0028]图13是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路300的动作的各电压的时间变化的图。
[0029]图14是表示本发明的实施方式4的信号传输电路400的结构的电路图。
[0030]图15是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路400的动作的各电压的时间变化的图。
[0031]符号说明
[0032]3:电压源；5:薄膜变压器；6:脉冲变换单元；7:偏置端子；8、9、13、14、1503、1504,801,901 =MOS 晶体管；10、11、12、1505、1506:恒流源；15:负载电路；16:比较器;18、19:栅极接地电路;100、200、300、400:信号传输电路;601、603、604、609:缓冲器电路；605:延迟电路;606、607:上升沿检测电路;608、610:反相器;1501、1502:电阻；2401、2402:电容；VB1、VB2、VB3:电压。
【具体实施方式】
[0033]下面，详细地说明本发明的实施方式。下面，参照【专利附图】
【附图说明】本发明的实施方式。此外，在下面的各实施方式中，对同样的结构要素附加相同的符号。另外，下面的电路是一个电路例，并不限定于这些。
[0034][实施方式I]
[0035]图1是表示本发明的实施方式I的信号传输电路的结构的电路图。参照图1，信号传输电路100是如下的电路:边将输入端子I以及输出端子2通过薄膜变压器5进行电绝缘，边将输入信号Din输入到输入端子1，并从输出端子2复原为输出信号Dout。
[0036]信号传输电路100具备输入端子1、输出端子2、脉冲变换单元6、薄膜变压器5、PMOS晶体管8、PMOS晶体管9、偏置端子1701、1702、恒流源10、栅极接地电路18、19、以及比较器16。
[0037]脉冲变换单元6的输入端子6a连接有输入端子1，输出端子6b和输出端子6c单独地连接有薄膜变压器5的各自的输入端子5a和输入端子5b。
[0038]在薄膜变压器5中，输入端子5a连接于脉冲变换单元6的输出端子6b，输入端子5b连接于脉冲变换单元6的输出端子6c。在薄膜变压器5中，输出端子5c连接于栅极接地电路18的输入端子18a，输出端子5d连接于栅极接地电路19的输入端子19a。
[0039]栅极接地电路18包含负载电路15、NM0S晶体管13、以及恒流源11。输入端子18a连接于薄膜变压器5的输出端子5c以及PMOS晶体管8的漏极端子。输出端子18b连接于负载电路15与N沟道MOS晶体管13的漏极之间，并且连接于比较器的输入端子的一端。
[0040]栅极接地电路18的NMOS晶体管13的栅极端子连接于偏置端子7，源极端子连接于恒流源11的一端，漏极端子连接于负载电路15的端子15a。另外，向偏置端子7施加电压 VB1。
[0041]在栅极接地电路18中使用的恒流源11的一端连接于NMOS晶体管13的源极端子和薄膜变压器5的输出端子5c，另一端连接于基准电位4。[0042]负载电路15的端子15a连接于NMOS晶体管13的漏极端子，端子15b连接于电压源3，端子15c连接于NMOS晶体管14的漏极端子，端子15d连接于电压源3。
[0043]栅极接地电路19的结构与栅极接地电路18相同，输入端子19a和输出端子19b的连接与栅极接地电路18不同，其输入端子19a连接于薄膜变压器5的输出端子5d以及PMOS晶体管9的漏极端子，输出端子19b连接于比较器的输入端子的另一端。
[0044]栅极接地电路19的NMOS晶体管14的栅极端子连接于偏置端子7，源极端子连接于恒流源12的一端，漏极端子连接于负载电路15的端子15c。另外，向偏置端子7施加电压 VB1。
[0045]栅极接地电路19的恒流源12的一端连接于NMOS晶体管14的源极端子和薄膜变压器5的输出端子5d,另一端连接于基准电位4。
[0046]PMOS晶体管8的栅极端子连接于偏置端子1701，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5c以及栅极接地电路18的输入端子18a。
[0047]PMOS晶体管9的栅极端子连接于偏置端子1702，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5d以及栅极接地电路19的输入端子19a。
[0048]恒流源10的一端连接于电压源3，另一个端子分别连接于PMOS晶体管8以及PMOS晶体管9的源极端子。
[0049]比较器16的一个输入端子连接于栅极接地电路18的输出端子18b，另一个输入端子连接于栅极接地电路19的输出端子1%，输出端子连接于信号传输电路的输出端子2。
[0050]图2是示出表示实施方式I的脉冲变换单元的结构例A的电路图(A)及其动作波形(B)的图。
[0051]图2的(A)是表示实施方式I中的脉冲变换单元6的结构例A的电路图，图2的(B)是其动作波形。如图2的(A)所示，脉冲变换单元6包含缓冲器电路601以及基准电位602。
[0052]缓冲器电路601的输入端子连接于脉冲变换单元6的输入端子6a，其输出端子连接于脉冲变换单元6的输出端子6b。基准电位602连接于脉冲变换单元6的输出端子6c。
[0053]如图2的(B)所示，在脉冲变换单元6的结构例A的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，输出端子6b的电压也从低变化为高。输出端子6c的电压连接于基准电位602，因此在保持基准电位的状态下取恒定的电压。此外，脉冲变换单元6的结构例A是一个电路例，并不限定于这些。
[0054]图3是示出表示实施方式I的脉冲变换单元的结构例B的电路图(A)及其动作波形(B)的图。
[0055]参照图3，图3的(A)是表示实施方式I中的脉冲变换单元6的结构例B的电路图，图3的(B)是其动作波形。如图3的(A)所示，脉冲变换单元6的结构例B包含缓冲器电路603、缓冲器电路604、以及延迟电路605。
[0056]缓冲器电路603的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单兀6的输出端子6b。缓冲器电路604的输入端子连接于延迟电路605的输出端子，输出端子连接于脉冲变换单元6的输出端子6c。
[0057]延迟电路605的输入端子连接于脉冲变换单元6的输入端子6a和缓冲器电路603的输入端子，输出端子连接于缓冲器电路604的输入端子。设延迟电路605引起的输入信号与输出信号之间的延迟的时间为延迟时间τ。
[0058]如图3的(B)所示，在脉冲变换单元6的结构例B的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，输出端子6b的电压也从低变化为高。在输出端子6c中输出延迟了延迟电路605引起的延迟时间τ的信号。此外，脉冲变换单元6的结构例B是一个电路例，并不限定于这些。
[0059]图4是示出表示实施方式I的脉冲变换单元的结构例C的电路图(A)及其动作波形(B)的图。参照图4，图4的(A)是表示实施方式I中的脉冲变换单元6的结构例C的电路图，图4的(B)是其动作波形。
[0060]如图4的(A)所示，脉冲变换单元6的结构例C包含上升沿检测电路606、上升沿检测电路607、以及反相器608。
[0061]上升沿检测电路606的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单元6的输出端子6b。上升沿检测电路607的输入端子连接于反相器608的输出端子，输出端子连接于脉冲变换单元6的输出端子6c。
[0062]反相器608的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于上升沿检测电路607的输入端子。
[0063]如图4的(B)所示，在脉冲变换单元6的结构例C的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，上升沿检测电路606检测上升沿，向输出端子6b输出脉冲波形。
[0064]另一方面，上升沿检测电路607检测将输入端子6a的电压用反相器608进行反转的信号的上升沿，向输出端子6c输出脉冲波形。此外，脉冲变换单元6的结构例C是一个电路例，并不限定于这些。
[0065]图5是示出表示实施方式I的脉冲变换单元的结构例D的电路图(A)及其动作波形(B)的图。参照图5，图5的(A)是表示实施方式I中的脉冲变换单元6的结构例D的电路图，图5的(B)是其动作波形。
[0066]如图5的(A)所示，脉冲变换单元6的结构例D包含缓冲器电路609以及反相器610。
[0067]缓冲器电路609的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单元6的输出端子6b。
[0068]反相器610的输入端子连接于脉冲变换单元6的输入端子6a，输出端子连接于脉冲变换单元6的输出端子6c。
[0069]如图5的(B)所示，在脉冲变换单元6的结构例D的动作波形中，当脉冲变换单元6的输入端子6a的电压从低变化为高时，输出端子6b的电压也从低变化为高。在输出端子6c中，输出使用反相器610将输入端子6a的电压进行反转的电压。此外，脉冲变换单元6的结构例D是一个电路例，并不限定于这些。
[0070]图6是表示实施方式I中的负载电路15的结构例A的电路图。参照图6，负载电路15的结构例A包含电阻1501以及电阻1502。
[0071]电阻1501的各自的一端分别连接于负载电路15的端子15a与端子15b之间，电阻1502的各自的一端分别连接于负载电路15的端子15c和端子15d。此外，负载电路15的结构例A是一个电路例，并不限定于这些。[0072]图7是表示实施方式I中的负载电路15的结构例B的电路图。参照图7，负载电路15的结构例B包含PMOS晶体管1503以及PMOS晶体管1504。
[0073]PMOS晶体管1503的栅极端子连接于MOS晶体管1503的漏极端子以及负载电路15的端子15a，漏极端子连接于负载电路15的端子15a，源极端子连接于负载电路15的端子 15b。
[0074]PMOS晶体管1504的栅极端子连接于MOS晶体管1504的漏极端子以及负载电路15的端子15c，漏极端子连接于负载电路15的端子15c，源极端子连接于负载电路15的端子 15cL
[0075]另外，也可以代替PMOS晶体管1503、1504而分别配置二极管。此外，负载电路15的结构例B是一个电路例，并不限定于这些。
[0076]图8是表示实施方式I中的负载电路15的结构例C的电路图。参照图8，负载电路15的结构例C包含恒流源1505以及恒流源1506。
[0077]恒流源1505连接于负载电路15的端子15a与端子15b之间。另外，恒流源1506连接于负载电路15的端子15c与端子15d之间。
[0078]此外，负载电路15的结构例C是一个电路例，并不限定于这些。
[0079]图9是表示基于在脉冲变换单元6中使用了图2所示的结构例A的情况下的信号传输电路100的动作的各电压的时间变化的图。参照图9说明信号传输电路100的动作。
[0080]图9的(A)表不作为数字信号的输入信号Din的波形。图9的(B)表不节点20以及节点21的电压波形。图9的(C)表示节点22以及节点23的电压波形。图9的(D)表示输出信号Dout的波形。
[0081]如图9的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的信号变化。
[0082]当输入信号Din从低上升为高时(时刻Tl时)，如图9的(B)所示，在与薄膜变压器5的输出端子5c连接的节点20中，产生微小的信号变化。此时，在与薄膜变压器5的输出端子5d连接的节点21中，产生在节点20中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点20、21的输出信号相互成为互补的信号。
[0083]进而，当输入信号Din从高下降为低时(时刻T2时)，在与薄膜变压器5的输出端子5c连接的节点20中，产生与刚才的在输入信号Din从低上升为高时产生的节点20的微弱的信号变化反相的信号。即，在时间Tl - T2期间和时间T2 - T3期间，流过节点20的输出信号相互成为反相。
[0084]另外，在与薄膜变压器5的输出端子5d连接的节点21中，与刚才同样地产生在节点20中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点20、21的输出信号相互成为互补的信号。
[0085]薄膜变压器5的输出端子5c (节点20)中产生的信号输入到栅极接地电路18的输入端子18a,经放大的信号从其输出端子18b输出。
[0086]另外，薄膜变压器5的输出端子5d (节点21)中产生的信号输入到栅极接地电路19的输入端子19a,经放大的信号从其输出端子19b输出。
[0087]如图9的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0088]如图9的(D)所示，比较器16的输出信号在时刻Tl时是信号传输电路100的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0089]薄膜变压器5的输出端子5c (节点20)的信号的直流电压是通过由栅极接地电路18的恒流源11以及NMOS晶体管13构成的共源共栅(cascode)电路唯一地决定。
[0090]另外，薄膜变压器5的输出端子5d (节点21)的信号的直流电压是通过由栅极接地电路19的恒流源12以及NMOS晶体管14构成的共源共栅电路唯一地决定。
[0091]薄膜变压器5的各自的输出端子5c (节点20)以及5d (节点21)的直流电压由于工艺偏差而产生电位差。由于电位差，由栅极接地电路18以及栅极接地电路19进行放大的差动信号产生电位差，由此存在信号传输电路100误输出的可能性。
[0092]然而，在本实施方式I中，使用偏置端子1701以及偏置端子1702来调整PMOS晶体管8以及PMOS晶体管9的各自的栅极端子的电压VB2以及VB3的电位差，由此能够调整薄膜变压器5的各自的输出端子5c (节点20)以及输出端子5d (节点21)的直流电压，通过使由于工艺偏差所产生的节点20以及节点21的电位差变小，从而能够抑制信号传输电路100的误输出。
[0093]在没有工艺偏差、薄膜变压器5的输出端子5c (节点20)以及输出端子5d (节点21)的直流电压相等的情况下，当偏置端子1702的电压VB3高于偏置端子1701的电压VB2时，与薄膜变压器5的输出端子5c (节点20)的电压相比输出端子5d (节点21)的电压变低。另外，当偏置端子1702的电压VB3低于偏置端子1701的电压VB2时，与薄膜变压器5的输出端子5c (节点20)的电压相比输出端子5d (节点21)的电压变高。
[0094]这样，通过调整PMOS晶体管8以及PMOS晶体管9的各自的栅极端子的电压VB2以及电压VB3的电位差，能够减少工艺偏差。
[0095]因而，在由于工艺偏差而在节点20以及节点21的直流电压中产生了电位差的情况下，通过调整偏置端子1701的电压VB2以及偏置端子1702的电压VB3的电位差，能够使节点20以及节点21的电位差变小。
[0096]进而，使用偏置端子1701以及偏置端子1702不是改变PMOS晶体管8以及PMOS晶体管9的各自的栅极端子的电压VB2以及电压VB3的电位差，而是调整该电压VB2以及电压VB3，由此能够调整栅极接地电路18以及栅极接地电路19的增益和各自的输出端子18b以及输出端子1%的输出直流电压。
[0097]当不改变偏置端子1701的电压VB2以及偏置端子1702的电压VB3的电位差而减小该电压VB2以及电压VB3时，栅极接地电路18以及栅极接地电路19的增益变大，各自的输出端子18b以及输出端子19b的输出直流电压变大。
[0098]当不改变偏置端子1701的电压VB2与偏置端子1702的电压VB3的电位差而增大该电压VB2以及电压VB3时，栅极接地电路18以及栅极接地电路19的增益变小，各自的输出端子18b以及输出端子19b的直流电压变小。
[0099]这样，通过不改变偏置端子1701以及偏置端子1702的电压VB2以及电压VB3的电位差而调整该电压VB2以及电压VB3，能够调整栅极接地电路18以及栅极接地电路19的各自的输出端子18b以及输出端子19b的信号振幅以及输出直流电压。
[0100]其结果，能够抑制栅极接地电路18以及栅极接地电路19的各自的输出端子18b和输出端子19b的信号振幅的饱和。另外，通过调整向连接的比较器16的最佳的输入直流电压，能够抑制信号传输电路100的误输出。
[0101]这样，在实施方式I的信号传输电路100中，从由在栅极接地电路18以及栅极接地电路19中使用的恒流源和NMOS晶体管构成的共源共栅电路提供薄膜变压器5的各自的输出端子5c (节点20)以及5d (节点21)的直流电压，由此与使用了日本特开平7-213057号公报(专利文献I)的电阻的情况相比，能够抑制电阻导致的信号振幅的下降、电阻的热噪声导致的抗噪性的下降。
[0102]另外，在实施方式I的信号传输电路100中，不使脉冲变换单元6的电流量增大就抑制电阻导致的信号振幅的下降。而且，在实施方式I的信号传输电路100中，不增加薄膜变压器5的绕组就抑制电阻导致的信号振幅的下降。
[0103]S卩，在实施方式I的信号传输电路100中，不增加消耗电流、而且不进行由于增加薄膜变压器5的绕组所造成的电路面积的扩大，就能够向薄膜变压器5的各自的输出端子提供直流电压。
[0104]另外，在信号传输电路100中，通过使用偏置端子1701以及偏置端子1702来调整PMOS晶体管8的栅极端子以及PMOS晶体管9的栅极端子的电位差，由此能够调整薄膜变压器5的各自的输出端子5c (节点20)以及输出端子5d (节点21)的直流电压。
[0105]另外，通过减小由于工艺偏差而产生的薄膜变压器5的输出端子5c (节点20)以及输出端子5d (节点21)的电位差，能够抑制该电位差导致的信号传输电路100的误输出。
[0106]另外，在信号传输电路100中，使用偏置端子1701以及偏置端子1702不是改变PMOS晶体管8的栅极端子的电压VB2以及PMOS晶体管9的栅极端子的电压VB3的电位差而是增大或者减小该电压VB2以及电压VB3，由此能够调整栅极接地电路18以及栅极接地电路19的增益和输出直流电压，抑制栅极接地电路18以及栅极接地电路19的各自的输出端子18b以及输出端子19b的信号振幅的饱和，调整为向连接的比较器16的最佳的输入直流电压，从而能够抑制信号传输电路100的误输出。
[0107][实施方式2]
[0108]图10是表示本发明的实施方式2的信号传输电路200的结构的电路图。参照图
10,实施方式2的信号传输电路200是如下电路:边将输入端子I以及输出端子2通过电容2401以及电容2402进行电绝缘，边将输入信号Din在输出端子2复原为输出信号Dout。
[0109]边与图1的信号传输电路100进行比较边说明信号传输电路200。信号传输电路200代替信号传输电路100的薄膜变压器5而加入电容2401以及电容2402。在本实施方式2的信号传输电路200中，通过使用电容2401和电容2402，除了实施方式I的效果之外还能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。
[0110]信号传输电路200具备输入端子1、输出端子2、脉冲变换单兀6、电容2401、电容2402、偏置端子1701、偏置端子1702、PM0S晶体管8、PM0S晶体管9、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16。在本实施方式2中，输入端子1、输出端子2、脉冲变换单元6、偏置端子1701、偏置端子1702、PMOS晶体管8、PMOS晶体管9、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16也可以是与实施方式I的信号传输电路100的相对应的结构要素相同的结构要素。
[0111]电容2401的端子24a连接于脉冲变换单元6的输出端子6b，端子24c连接于栅极接地电路18的输入端子18a。
[0112]电容2402的端子24b连接于脉冲变换单元6的输出端子6c，端子24d连接于栅极接地电路19的输入端子19a。
[0113]此外，信号传输电路200的其它结构与信号传输电路100的结构相同，因此这里不
重复说明。
[0114]图11是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路200的动作的各电压的时间变化的图。参照图11说明信号传输电路200的动作。
[0115]图11的(A)表示作为数字信号的输入信号Din的波形。图11的(B)表示节点20以及节点21的电压波形。图11的(C)表示节点22以及节点23的电压波形。图11的(D)表不输出信号Dout的波形。
[0116]如图11的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平在时间经过中从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的
信号变化。
[0117]当输入信号Din从低上升为高时(时刻Tl时)，如图11的(B)所示，在电容2401的端子24c的节点20中产生微小的信号变化。此时，在电容2402的端子24d的节点21中，产生在节点20中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点20,21的输出信号相互成为互补的信号。
[0118]进而，当输入信号Din从高下降为低时(时刻T2时)，在电容2401的端子24c的节点20中，产生与刚才的在输入信号Din从低上升为高时产生的节点20的微弱的信号变化反相的信号。即，在时间Tl - T2期间和时间T2 - T3期间，流过节点20的输出信号相互成为反相。
[0119]另外，在电容2402的端子24d的节点21中，与刚才同样地产生在节点20中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点20、21的输出信号相互成为互补的信号。
[0120]电容2401的端子24c (节点20)中产生的信号输入到栅极接地电路18的输入端子18a，经放大的信号从其输出端子18b输出。另外，电容2402的端子24d (节点21)中产生的信号输入到栅极接地电路19的输入端子19a，经放大的信号从其输出端子19b输出。
[0121]如图11的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0122]如图11的(D)所示，比较器16的输出信号在时刻Tl时是信号传输电路200的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0123]通过采用这种结构，信号传输电路200具有与信号传输电路100同等的效果，进而在与信号传输电路100的比较中，将薄膜变压器5置换为电容2401以及电容2402，从而能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。
[0124][实施方式3]
[0125]图12是表示本发明的实施方式3的信号传输电路300的结构的电路图。参照图12，实施方式3的信号传输电路300是如下电路:边将输入端子I以及输出端子2通过薄膜变压器5进行电绝缘，边将输入信号Din输入到输入端子1，从输出端子2复原为输出信号Dout0
[0126]边与图1的信号传输电路100进行比较边说明信号传输电路300。信号传输电路300将信号传输电路100的偏置端子1701连接于PMOS晶体管9的漏极端子，将偏置端子1702连接于PMOS晶体管8的漏极端子。在本实施方式3的信号传输电路300中，通过分别从PMOS晶体管901和PMOS晶体管801的漏极端子提供向PMOS晶体管801和PMOS晶体管901的栅极端子的偏置电压，能够削减偏置端子，进一步增大薄膜变压器5的输出振幅。
[0127]信号传输电路300具备输入端子1、输出端子2、脉冲变换单元6、薄膜变压器5、PMOS晶体管801、PMOS晶体管901、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16。在本实施方式3中，输入端子1、输出端子2、脉冲变换单元6、薄膜变压器5、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16也可以与实施方式I的信号传输电路100的相对应的结构要素相同。
[0128]PMOS晶体管801的栅极端子连接于PMOS晶体管901的漏极端子，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5c以及栅极接地电路18的输入端子18a。
[0129]PMOS晶体管901的栅极端子连接于PMOS晶体管801的漏极端子，源极端子连接于恒流源10的一端，漏极端子连接于薄膜变压器5的输出端子5d以及栅极接地电路19的输入端子19a。
[0130]此外，信号传输电路300的其它结构与信号传输电路100的结构相同，因此这里不
重复说明。
[0131]图13是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路300的动作的各电压的时间变化的图。参照图13说明信号传输电路300的动作。
[0132]图13的(A)表示作为数字信号的输入信号Din的波形。图13的(B)表示节点201以及节点211的电压波形。图13的(C)表示节点22以及节点23的电压波形。图13的(D)表不输出信号Dout的波形。
[0133]如图13的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的信号变化。
[0134]如图13的(B)所示，当输入信号Din从低上升为高时(时刻Tl时)，在与薄膜变压器5的输出端子5c连接的节点201中，产生微小的信号变化。此时，在与薄膜变压器5的输出端子5d连接的节点211中，产生在节点201中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点201、211的输出信号相互成为互补的信号。
[0135]进而，如图13的(E)所示，当输入信号Din从低上升为高时(时刻Tl时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而增大，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而减少。即，在时间Tl - T2期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18与流过PMOS晶体管901的漏极端子的电流19相互成为互补的变化，与信号传输电路100相比，流过节点201、211的输出信号的电位差变大。
[0136]另夕卜，当输入信号Din从高下降为低时(时刻T2时),在与薄膜变压器5的输出端子5c连接的节点201中，产生与刚才的输入信号Din从低上升为高时产生的节点201的微弱的信号变化反相的信号。即，在时间Tl 一 T2期间和时间T2 - T3期间，流过节点201的输出信号相互成为反相。
[0137]另外，在与薄膜变压器5的输出端子5d连接的节点211中，与刚才同样地产生在节点201中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点201、211的输出信号相互成为互补的信号。
[0138]进而，如图13的(E)所示，当输入信号Din从高上升为低时(时刻T2时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而减少，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而增大。即，在时间T2 - T3期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18和流过PMOS晶体管901的漏极端子的电流19成为与时间Tl 一 T2期间反相且互补的变化，与信号传输电路100相比，流过节点201、211的输出信号的电位差变大。
[0139]在薄膜变压器5的输出端子5c (节点201)中产生的信号输入到栅极接地电路18的输入端子18a,经放大的信号从其输出端子18b输出。
[0140]另外，在薄膜变压器5的输出端子5d (节点211)中产生的信号输入到栅极接地电路19的输入端子19a,经放大的信号从其输出端子19b输出。
[0141]如图13的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0142]如图13的(D)所不，比较器16的输出信号在时刻Tl时是信号传输电路300的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0143]薄膜变压器5的输出端子5c (节点201)的信号的直流电压是通过由栅极接地电路18的恒流源11以及NMOS晶体管13构成的共源共栅电路唯一地决定。
[0144]另外，薄膜变压器5的输出端子5d (节点211)的信号的直流电压是通过由栅极接地电路19的恒流源12以及NMOS晶体管14构成的共源共栅电路唯一地决定。
[0145]这样，通过将PMOS晶体管801的栅极端子连接于PMOS晶体管901的漏极端子，将PMOS晶体管901的栅极端子连接于PMOS晶体管801的漏极端子，由此使流过PMOS晶体管801的漏极端子的电流18和流过PMOS晶体管901的漏极端子的电流19以节点201以及211的互补的信号变化来互补地增减，从而能够进一步使节点201以及211的信号变化时的电位差变大，能够进一步削减信号传输电路100的偏置端子1701和1702。
[0146][实施方式4]
[0147]图14是表示本发明的实施方式4的信号传输电路400的结构的电路图。参照图
14,实施方式4的信号传输电路400是如下电路:边将输入端子I以及输出端子2通过电容2401以及电容2402进行电绝缘，边将输入信号Din输入到输入端子I，从输出端子2复原为输出信号Dout。
[0148]边与图12的信号传输电路300进行比较,边说明信号传输电路400。信号传输电路400代替信号传输电路300的薄膜变压器5而加入电容2401以及电容2402。在本实施方式4的信号传输电路400中，通过使用电容2401和电容2402，除了实施方式3的效果之夕卜，还能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。[0149]信号传输电路400具备输入端子1、输出端子2、脉冲变换单元6、电容2401、电容2402、PMOS晶体管801、PMOS晶体管901、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16。在本实施方式4中，输入端子1、输出端子2、脉冲变换单元6、PM0S晶体管801、PMOS晶体管901、恒流源10、栅极接地电路18、栅极接地电路19、以及比较器16也可以与实施方式3的信号传输电路300的相对应的结构要素相同。
[0150]电容2401的端子24a连接于脉冲变换单元6的输出端子6b，端子24c连接于栅极接地电路18的输入端子18a。
[0151 ] 电容2402的端子24b连接于脉冲变换单元6的输出端子6c，端子24d连接于栅极接地电路19的输入端子19a。
[0152]此外，信号传输电路400的其它结构与信号传输电路300的结构相同，因此这里不
重复说明。
[0153]图15是表示基于在脉冲变换单元6中使用了图5所示的结构例D的情况下的信号传输电路400的动作的各电压的时间变化的图。参照图15说明信号传输电路400的动作。
[0154]图15的(A)表示作为数字信号的输入信号Din的波形。图15的(B)表示节点201以及节点211的电压波形。图15的(C)表示节点22以及节点23的电压波形。图15的(D)表不输出信号Dout的波形。
[0155]如图15的(A)所示，在时刻Tl时，该输入信号Din的逻辑电平从低上升为高，在时刻T2时从高下降为低。然后，再次以(时刻T3 —时刻Tl)周期重复相同的信号变化。
[0156]如图15的(B)所示，当输入信号Din从低上升为高时(时刻Tl时)，在电容2401的端子24c的节点201中，产生微小的信号变化。此时，在电容2402的端子24d的节点211中，产生在节点201中产生的信号的极性反转的差动信号。即，在时间Tl - T2期间，流过节点201、211的输出信号相互成为互补的信号。
[0157]进而，如图15的(E)所示，当输入信号Din从低上升为高时(时刻Tl时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而增大，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而减少。即，在时间Tl - T2期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18与流过PMOS晶体管901的漏极端子的电流19相互成为互补的变化，流过节点201、211的输出信号的电位差变大。
[0158]另外，当输入信号Din从高下降为低时(时刻T2时)，在电容2401的端子24c的节点201中，产生与刚才的输入信号Din从低上升为高时产生的节点201的微弱的信号变化反相的信号。即，在时间Tl 一 T2期间和时间T2 - T3期间，流过节点201的输出信号相互成为反相。
[0159]另外，在电容2402的端子24d的节点211中，与刚才同样地产生在节点201中产生的信号的极性反转的差动信号。即，在时间T2 - T3期间，流过节点201、211的输出信号相互成为互补的信号。
[0160]进而，如图15的(E)所示，当输入信号Din从高下降为低时(时刻T2时)，流过PMOS晶体管801的漏极端子的电流18根据节点211的信号变化而减少，流过PMOS晶体管901的漏极端子的电流19根据节点201的信号变化而增大。即，在时间T2 - T3期间，根据流过节点201、211的互补的输出信号变化，流过PMOS晶体管801的漏极端子的电流18和流过PMOS晶体管901的漏极端子的电流19成为与时间Tl 一 T2期间反相且互补的变化，流过节点201、211的输出信号的电位差变大。
[0161]在电容2401的端子24c (节点201)中产生的信号输入到栅极接地电路18的输入端子18a，经放大的信号从其输出端子18b输出。另外，在电容2402的端子24d (节点211)中产生的信号输入到栅极接地电路19的输入端子19a,经放大的信号从其输出端子19b输出。
[0162]如图15的(C)所示，以差动方式放大的栅极接地电路18的输出端子18b的信号以及栅极接地电路19的输出端子19b的信号在时刻Tl时输入到比较器16的各自的输入端子，作为比较器16的输出而确定逻辑电平。
[0163]如图15的(D)所不，比较器16的输出信号在时刻Tl时是信号传输电路400的输出端子2的输出信号Dout，将作为数字信号的输入信号Din进行复原而输出。
[0164]通过采用这种结构，信号传输电路400具有与信号传输电路300同等的效果，进而在与信号传输电路300的比较中，通过将薄膜变压器5置换为电容2401以及电容2402，能够实现电路面积的降低、制造工艺工序的降低带来的成本削减。
[0165]最后，再次参照图1等来总结本实施方式。
[0166]根据本实施方式1、2，如图1等所示，在经由绝缘元件传输信号的信号传输电路100,200中，具备:脉冲变换单元6，接受输入信号，并将输入信号变换为脉冲信号；绝缘电路(例如薄膜变压器、电容2401、2402)，包含绝缘元件，接受来自所述脉冲变换单元6的输出，并输出相对应的互补的第I以及第2输出信号；栅极接地电路18,放大第I输出信号；栅极接地电路19，放大第2输出信号；PM0S晶体管8，漏极端子连接于接受栅极接地电路18的第I输出信号的节点，用于调整第I输出信号；PM0S晶体管9，漏极端子连接于接受第2栅极接地电路19的第2输出信号的节点，调整第2输出信号；恒流源10，一端连接有电源节点，另一端连接有PMOS晶体管8的源极端子和PMOS晶体管9的源极端子；以及比较器16，将栅极接地电路18的输出与栅极接地电路19的输出进行比较。
[0167]优选地，绝缘元件包含薄膜变压器5或者电容2401,2402。
[0168]根据实施方式I的信号传输电路100的结构，不使用电阻而由栅极接地电路18以及栅极接地电路19向薄膜变压器5的各自的输出端子提供直流电压，由此与使用了电阻的情况相比，能够抑制信号振幅的下降、电阻的热噪声导致的抗噪性的下降。另外，为了抑制电阻导致的信号振幅的下降，需要增大脉冲变换单元6的电流量、或增加薄膜变压器5的绕组，在本实施方式I的信号传输电路100中，不增加消耗电流、而且不进行由于增加所述薄膜变压器5的绕组引起的电路面积的扩大，就能够向所述薄膜变压器5的各自的输出端子提供直流电压。
[0169]进而，根据实施方式2的信号传输电路200的结构，能够得到与实施方式I的信号传输电路100同等的效果。进而，能够实现电路面积的降低、制造工序的简化带来的成本削减。
[0170]另外，优选地，能够根据PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差来调整第I以及第2输出信号的电压。
[0171]优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而增加PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的增益变小。
[0172]另外，优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而减少PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的增益变大。
[0173]优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而增加PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的输出直流电压变小。
[0174]另外，优选地，通过不改变PMOS晶体管8的栅极电压与PMOS晶体管9的栅极电压的电位差而减少PMOS晶体管8、9的各栅极电压，由此使栅极接地电路18、19的输出直流电
压变大。
[0175]另外，根据本实施方式3、4，如图12等所示，在经由绝缘元件传输信号的信号传输电路300、400中，具备:脉冲变换单元6，接受输入信号，将输入信号变换为脉冲信号；绝缘电路(例如薄膜变压器5、电容2401、2402)，包含绝缘元件，接受来自脉冲变换单元6的输出，并输出相对应的互补的第I以及第2输出信号；栅极接地电路18,放大第I输出信号；栅极接地电路19，放大第2输出信号；PM0S晶体管801，漏极端子接受绝缘电路的第I输出信号，栅极端子接受绝缘电路的第2输出信号，用于使互补的第I以及第2输出信号的电位差变大；PM0S晶体管901，漏极端子接受绝缘电路的第2输出信号，栅极端子接受绝缘电路的第I输出信号，使互补的第I以及第2输出信号的电位差变大；恒流源10，一端连接有电源节点，另一端连接有PMOS晶体管801的源极端子和PMOS晶体管901的源极端子；以及比较器16，将栅极接地电路18的输出与栅极接地电路19的输出进行比较。
[0176]优选地，绝缘元件包含薄膜变压器5或者电容2401、2402。
[0177]根据实施方式3的信号传输电路300的结构，与实施方式I的信号传输电路100相t匕，能够使互补的第I以及第2输出信号的电位差变大，进而能够通过去掉偏置端子1701、1702来降低电路面积。
[0178]进而，根据实施方式4的信号传输电路400的结构，能够得到与实施方式3的信号传输电路300同等的效果。进而，能够实现电路面积的降低、制造工序的简化带来的成本削减。
[0179]应该理解本次公开的实施方式所有点都是例示，并非是限制性的。本发明的范围并非通过上述的说明而是通过权利要求书来示出，意图包含与权利要求书均等的意思以及范围内的所有变更。
【权利要求】
1.一种信号传输电路(100 ;200),经由绝缘兀件传输信号,该信号传输电路具备: 脉冲变换单元(6)，接受输入信号，并将所述输入信号变换为脉冲信号； 绝缘电路(5 ;2401,2402),包含所述绝缘元件,接受来自所述脉冲变换单元(6)的输出，并输出相对应的互补的第I输出信号以及第2输出信号； 第I栅极接地电路(18)，放大所述第I输出信号； 第2栅极接地电路(19)，放大所述第2输出信号； 第IMOS晶体管(8)，漏极端子连接于接受所述第I栅极接地电路(18)的所述第I输出信号的节点，用于调整所述第I输出信号； 第2M0S晶体管(9)，漏极端子连接于接受所述第2栅极接地电路(19)的所述第2输出信号的节点，调整所述第2输出信号； 恒流源(10)，一端连接有电源节点，另一端连接有所述第IMOS晶体管(8)的源极端子和所述第2M0S晶体管(9)的源极端子；以及 比较器(16)，将所述第I栅极接地电路(18)的输出与所述第2栅极接地电路(19)的输出进行比较。
2.根据权利要求1所述的信号传输电路，其特征在于， 所述绝缘元件包含薄膜变压器(5 )或者电容(2401，2402 )。
3.根据权利要求1或者2所述的信号传输电路，其特征在于， 能够根据所述第IMOS晶体管·(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差来调整所述第I输出信号以及第2输出信号的电压。
4.根据权利要求1或者2所述的信号传输电路，其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而增加所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的增益变小。
5.根据权利要求1或者2所述的信号传输电路,其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而减少所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的增益变大。
6.根据权利要求1或者2所述的信号传输电路,其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而增加所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的输出直流电压变小。
7.根据权利要求1或者2所述的信号传输电路，其特征在于， 通过不改变所述第IMOS晶体管(8)的第I栅极电压与所述第2M0S晶体管(9)的第2栅极电压的电位差而减少所述第I栅极电压以及第2栅极电压，由此使所述第I栅极接地电路以及第2栅极接地电路(19)的输出直流电压变大。
8.—种信号传输电路(300,400),经由绝缘兀件传输信号,该信号传输电路具备: 脉冲变换单元(6)，接受输入信号，并将所述输入信号变换为脉冲信号； 绝缘电路(5 ;2401，2402),包含所述绝缘元件,接受来自所述脉冲变换单元(6)的输出，并输出相对应的互补的第I输出信号以及第2输出信号；第I栅极接地电路(18)，放大所述第I输出信号； 第2栅极接地电路(19)，放大所述第2输出信号； 第IMOS晶体管(801)，漏极端子接受所述绝缘电路的所述第I输出信号，栅极端子接受所述绝缘电路的所述第2输出信号，用于使所述第I输出信号与所述第2输出信号的电位差变大； 第2M0S晶体管(901 )，漏极端子接受所述绝缘电路的所述第2输出信号，栅极端子接受所述绝缘电路的所述第I输出信号，用于使所述第I输出信号与所述第2输出信号的电位差变大； 恒流源(10)，一端连接有电源节点，另一端连接有所述第IMOS晶体管(801)的源极端子和所述第2M0S晶体管(901)的源极端子；以及 比较器(16)，将所述第I栅极接地电路(18)的输出与所述第2栅极接地电路(19)的输出进行比较。
9.根据权利要求8所述的信号传输电路,其特征在于， 所述绝缘元件包含薄膜变压·器(5 )或者电容(2401，2402 )。
【文档编号】H04L25/02GK103858395SQ201280048505
【公开日】2014年6月11日 申请日期:2012年4月18日 优先权日:2011年12月5日
【发明者】诸熊健一, 富泽淳 申请人:三菱电机株式会社
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