专利名称：高速数传接收机的制作方法
技术领域：
本发明涉及一种为各类星载、机载有效载荷所产生的数据提供传输通路，完成高速数据的解调和译码、实现高速信息获取的地面接收设备。
背景技术：
早在20世纪80年代，一些国家就开展了各种侦察卫星、军事卫星、资源探测卫星、高分辨率对地观测卫星，IOOMbps的高速数传系统研制，到目前为止，美国NASA已有包括6颗在轨卫星和由第一代与第二代白沙地面站组成的白沙综合站，并已提出了在21世纪初投入使用的第二代跟踪与数据中继卫星系统(TDRSH，I，J)的计划。近年来随着高速数传技术应用领域的扩展，大气内的飞行器也加入了资料精确获取的任务。我国有效载荷技术正处于大发展时期，有效载荷应用日益广泛和深入，与之相对应，各类有效载荷对数据传输速率及传输质量的要求也越来越高，卫星应用的重要分支——通信广播卫星、移动通信卫星、数字音频广播卫星和遥感卫星等在我国近年来发展速度极快，市场需求也在不断地提高；超光谱图像、SAR图像、多仪器平台数据，是未来需要高速传输链路的主要对象。地面接收设备是卫星高速数传系统的重要组成部分，是完成高速数据传输的必需环节。目前，数字接收机已经从对基带信号进行A/D转换发展到了对中频IF信号甚至射频RF信号进行A/D转换。后续的信号解调也更加倾向于在可编程控制的通用硬件平台上，采用数字信号处理技术，通过软件加以实现。目前，国内主流地面解调设备处理的数据率都在300Mb/s以下，已不能满足日益增长的数据传输速率的要求，迫切需要一种高速通用地面解调设备，满足各种不同的应用需求。现在国内市场上可购买的高速数传接收设备大多都是单一接口，要么是I/Q两路模拟正交输入接口，要么是一路中频信号输入接口。另外，设备不支持采样率的在线更新和程序动态加载技术，通用性不强。
发明内容
本发明目的是针对上述现有技术的不足之处和市场需求，提供一种功能强大、通用性强，硬件和软件按照功能化模块化设计的全新通用高速数传接收机。为达到上述目的，本发明提出的一种高速数传接收机，包括模拟部分和数字部分，其特征在于:在模拟部分，由直接数字式频率合成器DDS产生可变的采样时钟供给高速模数转换器ADC采样，采样后的高速数据流送入数字部分中的数据分配器DMUX降速，把并行ADC数据流送入可编程门阵列解调FPGAl进行解调，解调后的数据通过译码FPGA2对不同的编码数据源进行实时译码，输出译码数据到FPGA3协议处理打包，FPGA3通过光电转换模块将打包数据经过光纤送入数据记录设备进行存储或DSP集成的千兆以太网将打包数据输出到远控中心，DSP通过集成的PCI总线接收主机监控程序下发的各种控制命令，在线对解调FPGAl和译码FPGA2的程序进行动态加载，将不同采样参数对应的频率控制字写入FPGA3对应的DDS频率控制字寄存器中，DSP发出频率更新命令，FPGA3将更新命令转换成DDS对应的控制时序，产生相应的采样时钟通过滤波器送入ADC进行采样。
本发明相比于现有技术具有如下有益效果:
本发明提出了一种DSP实现CPCI总线的高速数传通用接收机实现方案。该设计兼容I/Q基带和中频信号输入接口，利用ADC采样率在线设置和程序动态加载技术，可实时完成对不同码速率和不同调制编码方式数据源的解调译码。本发明在模拟处理部分提供两种高速ADC的采样接口，一种是单通道的中频信号输入接口，可以用在FPGA实现数字下变频的全数字接收机中。另外一种是具有I/Q两路接口，可以应用在具有模拟正交下变频器的信道条件下。为了满足不同数据速率的解调，能提供相应的ADC采样时钟，ADC的采样时钟可以通过在线设置，最大提供1.6GHz正弦采样时钟。在数字处理部分中，为满足通用性设计要求，解调和译码提供独自专用的超大规模可编程门阵列(FPGA)，解调用的FPGA和译码用的FPGA采用动态加载技术可以在线实现需要的功能。利用DSP集成的外围部件互连PCI总线取代常用的PCI桥片(PLX9054或PLX9656)实现与主机的PCI通信，简化了设计，降低了功耗，同时DSP采用C语言模块化编程，增加了灵活性和通用性。本发明利用DSP的1000M以太网接口，可以方便将译码后的数据通过网络进行远距离传输，传输协议(TCPIP/UDP等)可以通过主机监控程序在线设置。利用FPGA3的高速GTP (G比特收发端口)模块，可以将译码的数据通过光纤进行传输，代替传统的差分数据传数，传输距离远，抗干扰性强，最大传输速率达3.125Gbps。模拟输入接口灵活。本发明在模拟电路采用超高速ADC，利用器件自身具有两个采集通道，单通道最大工作在1GHz，双通道最大工作在2GHz，在设计中利用这两个通道，可以方便和单通道的中频信号接口，也可以和常用的模拟正交下变频器连接，通用性强，灵活性好。ADC采样率灵活。本发明通过DSP接收主机监控程序下发的采样参数，将采样参数对应的频率控制字写入FPGA3中对应的DDS频率控制字寄存器中，DSP发出频率更新命令，FPGA3将更新命令转换成DDS对应的控制时序，即可在线实现ADC采样所需频率的正弦波，DDS产生的正弦波信号通过滤波器后送给ADC进行采样。输出接口灵活。本发明的输出接口主要包括光纤和网络接口，光纤可以进行高速率的数据传输，最大传输速率为2.5Gbps，具有传输距离远，抗干扰强等特点。另外还可以通过DSP集成的千兆网口将数据转发送到远控中心。采用动态加载技术。硬件按照功能模块化设计，解调和译码专门使用独立的FPGA实现。为了实现通用化的设计，满足不同的应用需求，采样动态加载技术在线更新解调使用的解调FPGAl和译码使用的译码FPGA2的程序。DSP接收监控下发不同调制编码参数，选择对应的解调FPGA1、译码FPGA2程序进行加载。本发明通过使用动态加载技术，可以对不同的调制编码数据源进行实时解调译码。译码后的数据通过光纤送入数据记录设备或通过千兆以太网将译码后的数据输出到远控中心。通过动态加载技术解调FPGAl可以实时实现不同的调制数据解调(BPSK、QPSK, OQPSK, UQPSK等)，译码FPGA2可以实时实现不同的译码(维特比译码、巾贞同步、RS译码、Turbo译码、LDPC译码等)。功能强大。本发明的高速接收机设备功能强大，表现在以下几个方面:
I)模拟输入接口灵活。本发明采用了超高速ADC和DDS构成模拟前端电路，利用ADC具有两个采集通道，可以工作在单通道中频接口或双通道的模拟正交下变频接口。DDS最大能产生1.6GHz的高速信号，经过滤波后送入ADC进行采样，采样率可以通过监控进行实时更新，产生相位连续的正弦采样信号，通过优化的电路设计和高速仿真处理，ADC的采样有效位数为7bit，达到此芯片的最佳性能。2)大规模的解调FPGAl实现解调功能。本发明采用硬件按功能模块划分，解调FPGAl主要实现解调功能。解调FPGAl接收DMUX送入的并行ADC数据流，在内部并行化处理，实现载波相位消旋，载波同步、位同步、锁定指示和信道均衡等功能模块。解调FPGAl对接收到的采样数据进行解调信号处理，包括对残留的多普勒频率处理的并行消旋、并行载波恢复、锁相环辅助捕获和环路滤波器、位同步信息提取、匹配滤波和信道均衡及锁定指示，可以完成BPSK、QPSK、UQPSK、OQPSK等多种调制方式的数据进行解调。采用大容量的非易失性FLASH，能存储多个版本的解调程序，DSP接收监控下发不同的调制参数，通过动态加载技术来完成相应的解调功能。3)大规模的译码FPGA2实现译码功能。本发明采用硬件按功能模块划分，采用大容量的非易失性FLASH，能存储多个版本的译码程序，包括维特比译码、帧同步、RS译码、Turbo译码、LDPC译码等，译码指标优良。译码FPGA2接收解调FPGAl送入的解调后数据，根据DSP接收监控下发不同的译码参数，通过动态加载技术来完成相应的译码功能。用作解调的解调FPGAl和译码的译码FPGA2的程序代码存储在大容量非易失性的NAND FLASH中，可以最大存储30个版本的程序，一个版本程序为12MB，能满足大多数的解调译码功能。根据不同的调制编码数据源，进行动态加载来实现相应的解调和译码。4)动态加载技术。本发明由于采用了通用化设计，对解调的FPGA和译码的FPGA程序必须能够实现在线更新，根据应用需求采用动态加载技术加载不同的功能程序实现不同的功能。5)高速数据输出。本发明米用光纤和网口两种高速的对外输出接口，光纤的输出速率可以达到2.5Gbps，网口的输出速率可以达到1000Mbps。6)模式参数配置多种多样。本发明可提供多种模式可配置和多种调制方式:二相键控(BPSK)，四相键控(QPSK)，时延四相键控(OQPSK)，非均衡四相键控(UQPSK);多种编码方式:卷积编码、RS编码与交错、加扰、加同步字；多种码型变换:NRZ-L、M、S，Bi(j1-L、Μ、S，8种格雷差分码；串并变换；差分变换等。本发明采用超高速ADC、DDS、超大规模的FPGA和高性能的DSP，软硬件按照功能模块设计来实现一种全新的、功能强大的和通用性强的高速数传接收机。突破了传统的针对一种应用和需求，需要重新设计一套接收机来满足应用需求的设计方法，在宽带卫星信号传输、预警机、高空侦察机、邻近空间飞行器、无人机有广泛的应用前景，同时，超光谱图像、SAR图像、多仪器平台数据，也是未来需要高速传输链路的主要对象。
为了更清楚地理解本发明，现将通过本发明实施例，同时参照附图，来描述本发明，其中:
图1是本发明通用高速数传接收机组成结构框图。图2是本发明高速ADC采样率实时设置的工作原理图。图3是本发明FPGA的动态加载技术工作原理图。
具体实施例方式参阅图1。在以下描述的实施例中，所述通用高速数传接收机包括，模拟处理部分和数字处理部分。主要核心硬件架构由超高速模/数转换器ADC(E2V公司的AT84AD001)、直接数字式频率合成器DDS (EUVIS公司的DS856)、大规模可编程门阵列(FPGA)和高性能数字信号处理DSP组成。核心电路依靠高速模数转换器ADC、高速DDS、FPGA和高性能DSP实现。在模拟处理部分，ADC采样接口兼容IQ两路输入接口和中频一路输入接口，通过在线设置ADC的采样模式可以调整其输入接口模式。ADC的输入接口模式可实时配置，设置兼容全数字中频信号输入和I/Q两路输入，通过FPGA3实现ADC的三线控制接口，可以控制ADC的采样模式，可以控制在单通道模式，直接与中频接口实现全数字解调，也可以工作在I/Q两路采样模式，和模拟正交下变频输出的基带I/Q接口直接实现基带解调。模拟部分的模拟处理电路主要由能实时设置ADC的采样速率和采样模式，兼容模数混合输入和全数字输入接口，最高能实现1.6GHz的超高采样ADC、DDS和宽带滤波器组成。高速ADC采样时钟由直接数字式频率合成器DDS产生。ADC的采样时钟可以通过实时控制DDS的频率字来产生，实时更新不同的频率字产生不同的采样时钟。ADC的采样率可以通过在线更新DDS的频率控制字实时调整。DDS产生的正弦波采样时钟信号通过宽带滤波器，滤除带外杂散送给ADC进行采样，ADC采样的时钟经过数据分配器DMUX降速后，ADC采集的并行ADC数据流送入可编程门阵列解调FPGAl进行高速并行解调。由于解调FPGAl的输入接口速率受限，两个DMUX可以根据ADC的采样频率，在线配置为1:2或1: 4，若采样率高，可以配置为1:4模式，若采样率低，可以配置为1:2模式。接收机的时钟分为两个部分，一部分采样工作时钟，外供3.2GHz的DDS的高频时钟信号，经过控制产生ADC的采样时钟，解调FPGAl和译码FPGA2及控制FPGA3都根据ADC的数据伴随钟来进行处理；另外一部分是光纤和DSP的输入钟，光纤的时钟是通过100M外部晶振提供，DSP的内核钟由FPGA3将IOOMHz晶振2分频后送给DSP，DSP的锁相环15倍频后工作在750MHz。数字部分按照功能模块设计，硬件模块单元按照数据流向设计，包括核心的解调、译码、控制和DSP单元，其它电路均为接口电路，包括CPCI接口、网络接口、光纤接口和外围存储接口等。解调功能对应大规模可编程门阵列解调FPGAl，译码功能对应大规模可编程门阵列译码FPGA2，控制接口功能对应控制FPGA3。针对不同的调制方式和编码方式，解调FPGAl的解调程序和译码FPGA2的译码程序可以通过动态加载技术在线更新。译码后的数据可以通过1000M以太网或速率达3.125Gbps的光纤输出。数字部分的数字处理电路由解调单元、译码单元和控制单元组成，解调单元和译码单元分别由一片大规模的FPGA实现,可以选用xilinx公司的xc5vlx220,控制单元FPGA3可以选用xilinx公司的xc3vlx30t。解调FPGAl和译码FPGA2之间，以及译码FPGA2和FPGA3之间分别通过64对数据差分总线和2对差分时钟线进行互联。控制FPGA3主要完成解调FPGAl和控制FPGA3的程序动态加载，数据协议处理以及通过光纤接口进行数据传输，光纤传输速率高达3.125Gbps。DSP的外部存储总线接EMIF分别连接到解调FPGA1、译码FPGA2和FPGA3上。高性能DSP选用TI公司的TMS320C6455，主要实现CPCI总线接口和千兆以太网接口功能，通过CPCI总线接口完成与主机监控程序的数据通信和数据传输。DSP芯片内部集成了千兆以太网的介质访问控制层(MAC)功能，通过与外部信号接口的芯片PHY连接，可实现千兆以太网的功能，DSP通过外部存储器接口 EMIF总线通过直接内存存取DMA方式读取FPGA3中的译码数据到内部的缓存中，再通过千兆以太网接口将译码的数据传输至远控中心。在数字处理电路中，DDS产生的采样时钟频率由控制FPGA3对应的频率控制字寄存器设置，频率控制寄存器的参数由DSP根据监控界面的设置来更新，DSP将更新的频率控制字写入解调FPGA3中的频率控制字寄存器，发出更新命令，FPGA3产生更新DDS频率控制对应时序，DDS即产生所需要的采样正弦时钟。ADC采样的时钟经过DMUX降速后送入解调FPGAl进行高速并行解调，然后送入译码FPGA2对不同的调制编码数据源进行实时解调译码，译码FPGA2对解调数据的译码处理，可以实现包括维特比译码、帧同步、RS译码、Turbo译码、LDPC译码等。当数据源采用不同的编码方式时，通过动态加载技术加载对应的译码功能程序，实现接收机的译码功能。译码数据经控制FPGA3协议处理打包，打包数据通过使用动态加载技术，经光纤送入数据记录设备或通过千兆以太网网口将译码后的数据对外输出到远控中心。控制FPGA3接收译码FPGA2的译码数据后进行协议处理，可以将数据打包后按数据帧通过高速光纤接口对外输出，或者DSP通过EMIF采用DMA方式将数据读出，通过千兆以太网将数据输出。光纤传输需要的光电转换模块连接在FPGA3的GTP端口上，最大传输速率为3.125Gbps。动态加载技术主要由DSP接收监控程序下发模式参数，产生加载命令，读取与之相连的FLASH中的程序数据，通过外围EMIF总线将数据写入FPGA3中，FPGA3分别产生解调FPGAl和译码FPGA2的动态加载时序。DSP通过自身集成的PCI外部接口实现CPCI总线，通过PCI中断完成监控下发的各种参数解析并进行参数配置，并将接收机的状态上报给主机监控程序。参阅图2。在高速ADC采样率实时设置的工作原理图中，DSP通过CPCI总线接收主机监控程序的设置数据采样率，通过外部存储器接口 EMIF总线将采样率对应的DDS频率控制字写入解调FPGAl中的频率控制字，写完以后DSP产生更新命令，解调FPGAl按照收到更新命令，将频率控制字寄存器中的内容通过数据总线写入DDS，同时产生strobe更新时序，DDS产生相位连续的高速ADC采样正弦波信号，正弦波信号通过宽带滤波器进行滤波后，送入ADC进行采样。主机监控程序设置不同的采样率后，DDS便产生相应的ADC采样时钟。参阅图3。根据不同的数据调制和编码方式，实现解调功能的解调FPGAl和译码功能的译码FPGA2的程序需要实时更新，设计中DSP根据主机监控程序设置的调制方式参数和编码格式，采用动态加载技术对解调FPGAl和译码FPGA2的程序进行动态更新。解调FPGAl和译码FPGA2的加载端口分别接到FPGA3的管脚上，并通过下述方式实现:DSP接收到主机下发的程序更新命令，解析后通过EMIF总线向控制FPGA3发出动态加载命令，FPGA3将解调FPGAl和译码FPGA2的加载编程管脚(PROG)置一段低脉冲；DSP从FPGA3读取解调FPGAl的初始化管脚(INIT)状态，由低到高后开始读FLASH数据，同时将数据写入控制FPGA3 ；FPGA3收到写数据命令后，同时产生写时钟clk，通过动态加载时序转换模块，经数据线D(0..7)和控制线从加载端口将数据写入解调FPGAl或译码FPGA2 ；DSP写完数据后，通过FPGA3读取解调FPGAl和译码FPGA2的DONE信号，其由低到高后，表示加载成功。同时加载成功状态上报给监控程序。本发明研制的新型通用高速数传接收机能达到以下主要性能指标:I 支持调制方式:BPSK、QPSK, OQPSK, UQPSK ；
2最大采样率:1600MHz ；
3码速率:lMb/s 800Mb/s连续可变。4 码型:NRZ-L、M、S，Bi(j1-L、M、S，8 种格雷差分码可选。5信噪比测量、信号星座图测试和上报的功能。6具有利用同步字进行QPSK相位解模糊的能力。7具有解扰功能，解扰多项式(含初相)可人工设置，最大为4字节。8信道编码方式:具备对数传数据的实时信道译码能力(7，1/2)卷积码、R_S(255，223)编码(支持常规基、对偶基表示)、卷积与RS级联码、LDPC码、Turbo码，交织深度I 5。9具有1、Q合路和分路解调、解扰、译码功能，每个接收机通道支持1、Q通道两路码同步和巾贞同步。10高速数传编译码误码性能见表I。表I编译码误码性能表
权利要求
1.一种高速数传接收机，包括模拟部分和数字部分，其特征在于:在模拟部分，直接数字频率合成器DDS产生可变的采样时钟供给高速模数转换器ADC采样，采样后的高速数据流送入数字部分中的数据分配器DMUX降速，把并行ADC数据流送入可编程门阵列解调FPGAl进行解调，解调后的数据通过译码FPGA2对不同的编码数据源进行实时译码，输出译码数据到FPGA3协议处理打包，FPGA3通过光电转换模块，将打包数据经过光纤送入数据记录设备进行存储或DSP集成的千兆以太网将打包数据输出到远控中心，DSP通过集成的PCI总线接收主机监控程序下发的各种控制命令，在线对解调FPGAl和译码FPGA2的程序进行动态加载，将不同采样参数对应的频率控制字，写入FPGA3对应的DDS频率控制字寄存器中，DSP发出频率更新命令，FPGA3将更新命令转换成DDS对应的控制时序，产生相应的采样时钟通过滤波器送入ADC进行采样。
2.如权利要求1所述的高速数传接收机，其特征在于:在模拟处理部分，ADC采样接口兼容IQ两路输入接口和中频一路输入接口。
3.如权利要求1所述的高速数传接收机，其特征在于:模拟部分的模拟处理电路主要由能实时设置ADC的采样速率和采样模式，兼容模数混合输入和全数字输入接口，最高能实现1.6GHz的超高采样ADC、DDS和宽带滤波器组成。
4.如权利要求1所述的高速数传接收机,其特征在于:DDS产生的正弦波采样时钟信号通过宽带滤波器，滤除带外杂散送给ADC进行采样，ADC采样的时钟经过数据分配器DMUX降速后，ADC采集的并行ADC数据流送入可编程门阵列解调FPGAl进行高速并行解调。
5.如权利要求1所述的高速数传接收机，其特征在于:两个DMUX根据ADC的采样频率，在线配置为1:2或1:4，若采样率高，配置为1:4模式，若采样率低，配置为1:2模式。
6.如权利要求1所述的高速数传接收机，其特征在于:DSP的内核钟由FPGA3将IOOMHz晶振2分频后送给DSP，DSP的锁相环15倍频后工作在750MHz。
7.如权利要求1所述的高速数传接收机，其特征在于:数字部分的数字处理电路由解调单元、译码单元和控制单元组成，解调单元和译码单元分别由一片大规模的FPGA实现，解调FPGAl和译码FPGA2之间，以及译码FPGA2和FPGA3之间分别通过64对数据差分总线和2对差分时钟线进行互联。
8.如权利要求1所述的高速数传接收机，其特征在于:DDS产生的采样时钟频率由控制FPGA3对应的频率控制字寄存器设置，频率控制寄存器的参数由DSP根据监控界面的设置来更新，DSP将更新的频率控制字写入FPGA3中的频率控制字寄存器，发出更新命令，FPGA3产生更新DDS频率控制对应时序。
9.如权利要求1所述的高速数传接收机，其特征在于:DSP通过自身集成的PCI外部接口实现CPCI总线，通过PCI中断完成监控下发的各种参数解析并进行参数配置，并将接收机的状态上报给主机监控程序。
10.如权利要求1所述的高速数传接收机,其特征在于:DSP接收到主机下发的程序更新命令，解析后通过EMIF总线向 控制FPGA3发出动态加载命令，FPGA3将解调FPGAl和译码FPGA2的PROG加载编程管脚置一段低脉冲；DSP从FPGA3读取解调FPGAl的初始化管脚INIT状态，由低到高后开始读FLASH数据，同时将数据写入控制FPGA3 ；FPGA3收到写数据命令后，同时产生写时钟clk，通过动态加载时序转换模块，经数据线D (0..7)和控制线从加载端口将数据写入解调FPGAl或译码FPGA2 ；DSP写完数据后，通过FPGA3读取解调FPGAl和译码FPGA2的DONE信号，其由低到高后，表示加载成功，同时加载成功状态上报给监控程序。`
全文摘要
本发明提出的一种新型高速数传接收机，旨在提供一种功能强大、通用性强，按模块化设计的数传接收机。本发明提供下述技术方案予以实现在模拟部分，DDS产生可变时钟给ADC采样,ADC采样后的高速数据流送入数字部分中的数据分配器DMUX降速，把并行ADC数据流送入解调FPGA1进行解调，解调后的数据通过译码FPGA2实时译码，输出到FPGA3协议处理打包，FPGA3通过光电转换模块送入数据记录设备存储，将打包数据输出到远控中心，DSP接收主机监控程序下发的各种控制命令，在线对解调FPGA1和译码FPGA2的程序动态加载，将频率控制字写入FPGA3对应的DDS频率控制字寄存器中，FPGA3将DSP发出的更新命令转换成DDS对应的控制时序，产生相应的采样时钟通过滤波器送入ADC进行采样。
文档编号H04B1/16GK103078650SQ20131000379
公开日2013年5月1日 申请日期2013年1月6日 优先权日2013年1月6日
发明者刘进军, 杜瑜 申请人:中国电子科技集团公司第十研究所