专利名称：一种板间串行通信系统及方法
技术领域：
本发明涉及一种板间串行通信系统及方法，特别涉及一种无需随路时钟的板间串行通信系统及方法。
背景技术：
目前大多数大型通信设备(如传送网设备、无线基站设备、核心网设备、电力系统控制设备等)均包含了不同功能的主板、业务板、调度板等，各单板间通过背板走线进行数据通信。在某些场景下，需要单板之间进行速率较快的数据通信，用以传送配置或者其他数据以及控制信息。具体地，例如在传送网设备里，主板FPGA和业务板FPGA之间需要进行DCN数据通信。现有技术中，有的采用以太网通信方式，有的采用SPI总线方式，使用较多的是采用直接的随路时钟串行通信方式。这几种方式中，以太网通信方式需要较多的背板走线，提升了对背板布线的压力；SPI通信效率不够；而直接随路时钟串行通信方式对时序要求高，尤其当业务单板在不同槽位时，时序会发生很大变化，设计时通信可靠性难以保障，可靠性测试时需要遍历各种形态子架和各槽位，给设计带来复杂度。另外地，当源端存在主备板时，接收端可能需要选择随路时钟，进而引入门控时钟，进一步降低了系统可靠性。故有必要设计一款板间串行通信系统及方法来解决上述缺陷。
发明内容
本发明提出一种板间串行通信系统及方法，解决了现有技术中通信可靠性不高，设计复杂的缺陷；本发明设计简单，通信可靠性高，且通信效率高。本发明的技术方案是这样实现的:一种板间串行通信系统，其包括发送模块和接收模块，所述发送模块与所述接收模块信号连接；所述发送模块包括发送数据缓冲模块和发送数据编码模块，所述发送数据缓冲模块与所述发送数据编码模块信号连接；所述接收模块包括接收数据动态采样模块、接收数据解码模块和接收数据缓冲模块，所述接收数据动态采样模块与所述接收数据解码模块信号连接，所述接收数据解码模块与所述接收数据缓冲模块信号连接；所述发送数据缓冲模块用于缓存发送数据，其包括缓存队列模块与发送控制状态机，所述发送控制状态机用于控制发送数据和同步标志字段；所述发送数据编码模块用于对数据进行编码和循环冗余校验码CRC校验，并发送出串行数据；所述接收数据动态采样模块用于对接收的串行数据进行采样，并根据所述同步标志字段对采样相位进行动态同步；所述接收数据解码模块用于对接收数据进行解码，并进行CRC校验；所述接收数据缓冲模块用于缓存接收数据，数据缓存于接收队列后即使用。进一步，所述发送数据编码模块与所述接收数据动态采样模块信号连接。进一步，所述发送数据编码模块采用高级数据链路控制HDLC编码。
进一步，所述接收数据动态采样模块包括四倍采样模块、匹配搜索模块和相位选择模块，所述四倍采样模块与所述匹配搜索模块信号连接，所述匹配搜索模块与所述相位选择模块信号连接。进一步，所述四倍采样模块与所述发送数据编码模块信号连接。一种板间串行通信方法，其包括如下步骤:(I)通过发送数据缓冲模块将数据传输至发送数据编码模块；(2)通过所述发送数据编码模块对数据进行处理，对数据进行编码，同时加上CRC校验，将其转成串行数据；(3)通过接收数据动态采样模块接收所述发送数据编码模块编码的串行数据，将其传输至接收数据解码模块；(4)接收数据动态采样模块接收上述串行数据，并对其进行采样，根据同步标志字段对采样相位进行动态同步；(5)通过接收数据解码模块对接收的串行数据进行解码，并进行CRC校验；(6)通过接收数据缓冲模块缓存接收数据，数据缓存于接收队列供后级使用。进一步，系统板间通过单根数据线完成串行数据通信。进一步，所述发送数据编码模块采用高级数据链路控制HDLC编码。进一步，所述HDLC编码在帧长达到最大后强制发送同步标志字段。本发明提供一种通信设备板间无需随路时钟的串行数据通信方法，能够在很小的编码开销下，可靠地用一根数据线实现数据传输。此方法的优点在于:I)通信速率高。在4倍串行数据发送频率的时钟能被FPGA处理的情况下，串行数据速率可达50Mbps以上。2)物理走线减少。进行数据通信的单板间只需要一根数据线即可完成数据传输。这样可以极大地减轻背板走线压力，同时还可以节省FPGA管脚资源，减轻单板布线压力。3)无时序压力。如上所描述的方法在接收端FPGA对接收数据没有任何相位要求，这样单板在不同槽位的时序差别对系统稳定性无影响，更无需大量槽位遍历测试。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明板间串行通信系统的结构示意图；图2为本发明接收动态采样模块的结构示意图；图3为本发明发送控制状态机的状态转移示意图；图4为本发明接收动态采样模块的采样示意图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。参照图1至图4，一种板间串行通信系统1，其包括发送模块2和接收模块3，所述发送模块2与所述接收模块3信号连接；所述发送模块包括发送数据缓冲模块和发送数据编码模块，所述发送数据缓冲模块与所述发送数据编码模块信号连接；所述接收模块包括接收数据动态采样模块、接收数据解码模块和接收数据缓冲模块，所述接收数据动态采样模块与所述接收数据解码模块信号连接，所述接收数据解码模块与所述接收数据缓冲模块信号连接；所述发送数据缓冲模块用于缓存发送数据，其包括缓存队列模块与发送控制状态机，所述发送控制状态机用于控制发送数据和同步标志字段；所述发送数据编码模块用于对数据进行编码和循环冗余校验码CRC校验，并发送出串行数据；所述接收数据动态采样模块用于对接收的串行数据进行采样，并根据所述同步标志字段对采样相位进行动态同步；所述接收数据解码模块用于对接收数据进行解码，并进行CRC校验；所述接收数据缓冲模块用于缓存接收数据，数据缓存于接收队列后即使用。进一步，所述发送数据编码模块与所述接收数据动态采样模块信号连接。进一步，所述发送数据编码模块采用高级数据链路控制HDLC编码。进一步，所述接收数据动态采样模块包括四倍采样模块、匹配搜索模块和相位选择模块，所述四倍采样模块与所述匹配搜索模块信号连接，所述匹配搜索模块与所述相位选择模块信号连接。进一步，所述四倍采样模块与所述发送数据编码模块信号连接。CRC即循环冗余校验码(Cyclic Redundancy Check):是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。HDLC即高级数据链路控制(High-Level Data Link Control):是一个在同步网上传输数据、面向比特的数据链路层协议，它是由国际标准化组织(ISO)根据IBM公司的SDLC(Synchronous Data LinkControl)协议扩展开发而成的。一种板间串行通信方法，其包括如下步骤:(I)通过发送数据缓冲模块将数据传输至发送数据编码模块；(2)通过所述发送数据编码模块对数据进行处理，对数据进行编码，同时加上CRC校验，将其转成串行数据；(3)通过接收数据动态采样模块接收所述发送数据编码模块编码的串行数据，将其传输至接收数据解码模块；(4)接收数据动态采样模块接收上述串行数据，并对其进行采样，根据同步标志字段对采样相位进行动态同步；(5)通过接收数据解码模块对接收的串行数据进行解码，并进行CRC校验；(6)通过接收数据缓冲模块缓存接收数据，数据缓存于接收队列供后级使用。进一步，系统板间通过单根数据线完成串行数据通信。本发明中所述串行数据线不需要随路时钟。进一步，所述发送数据编码模块采用高级数据链路控制HDLC编码。进一步，所述HDLC编码在帧长达到最大后强制发送同步标志字段。本发明提供一种不需要源端发送随路时钟的串行通信方法，在发送端对数据做适当编码后，单板间仅需一根数据线即可完成板间数据通信。本实例中的串行通信方法在板间的FPGA里实现，具体地:I)发送数据缓冲模块用于缓存发送数据，包含了缓存队列和发送控制状态机。数据缓存于队列之中，发送控制状态机负责控制发送数据和同步标志字段。2)发送数据编码模块用于对数据进行特定(类HDLC编码)编码，同时加上CRC校验。
3)接收数据动态采样模块，用于对接收的串行数据进行采样并根据同步标志字段对采样相位进行动态同步。4)接收数据解码模块用于对接收数据进行解码，并进行CRC校验。5)接收数据缓冲模块用于缓存接收数据，数据缓存于接收队列供后级使用。首先需要说明串行数据帧格式，串行数据基于高级链路控制HDLC协议变化而来，其包括同步标志字段F和数据字段D，具体地:同步标志字段F:标志字段为01111110的bit模式，用以标志帧的起始和前一帧的终止，同时标志字段也可以作为帧与帧之间的填充字符。数据字段D:除标志字段以外。在发送端，当发现有连续5个“I”出现时，在其后添加一个“0”，然后继续发送其后的bit流；在接收端，当连续发现5个“I”出现后，若其后一个比特“O”则自动删除它，以恢复原来的比特流。数据字段中包含有校验字段。定量地说明，以一套典型的参数进行实例化说明。定义串行数据发送时钟为25MHz，速率为25Mbps ;定义同步标志字段最大间隔为60us。以2个同步标志字段间数据为一帧，这样每帧间最多可以有1500个25MHz时钟周期，最多情况下可传送1500个bit数据。发送数据缓冲模块中，缓存队列将待发送数据缓存在FIFO中，发送控制状态机控制发送状态。当缓存队列中有数据时，则取FIFO中数据并发送；当发送数据编码单元连续发送1500个周期时，发送控制状态机控制强行发送同步标志字段，发送控制状态机的状态转移示意图如图3所示。发送数据编码模块完成对数据字段的编码，编码方式为上面数据字段所描述的方式。编码后以时钟25MHz发送串行bit流。接收动态采样模块完成对接收串行数据的采样和相位同步，为本发明实现的主要内容。其具体为:接收端在本地用4倍于发送端25MHz时钟的IOOMHz时钟对接收数据进行采样。这样无论接收端时钟相位是否与接收数据同步，每个bit接收数据都能得到4个采样点数据，如图4所示。从时序上分析，这4个采样点中必有至少3个稳定采样点。四个采样点数据移位后进行同步标识字段F的匹配搜索。匹配搜索后对四个相位点进行选择，具体选择方式为，当连续3个采样点都与同步标志字匹配时，选择第二个采样点的相位作为本帧后面数据的采样相位。接收数据动态采样同步单元结构图如图2所示。接收数据解码模块完成对串行数据流的解码，解码方式按照数据字段D所描述的方法进行解码。接收数据缓存模块将串行bit流转换为字节流、进行CRC校验并存入缓存队列。本发明对时钟频偏的要求:在上述典型参数实例化说明中，发送端发送时钟和接收端接收时钟可不同源，但两者频偏差不得超过166.7PPM。在频偏大的场合可以减小同步标志字段间隔。本发明提供一种通信设备板间无需随路时钟的串行数据通信方法，能够在很小的编码开销下，可靠地用一根数据线实现数据传输。此方法的优点在于:I)通信速率高。在4倍串行数据发送频率的时钟能被FPGA处理的情况下，串行数据速率可达50Mbps以上。
2)物理走线减少。进行数据通信的单板间只需要一根数据线即可完成数据传输。这样可以极大地减轻背板走线压力，同时还可以节省FPGA管脚资源，减轻单板布线压力。3)无时序压力。如上所描述的方法在接收端FPGA对接收数据没有任何相位要求，这样单板在不同槽位的时序差别对系统稳定性无影响，更无需大量槽位遍历测试。从上述技术方案及可以看出，在一些高速、低成本、简易、可靠的板间数据通信场合,此方法可以很好地完成需求。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种板间串行通信系统，其特征在于，其包括发送模块和接收模块，所述发送模块与所述接收模块信号连接； 所述发送模块包括发送数据缓冲模块和发送数据编码模块，所述发送数据缓冲模块与所述发送数据编码模块信号连接； 所述接收模块包括接收数据动态采样模块、接收数据解码模块和接收数据缓冲模块，所述接收数据动态采样模块与所述接收数据解码模块信号连接，所述接收数据解码模块与所述接收数据缓冲模块信号连接； 所述发送数据缓冲模块用于缓存发送数据，其包括缓存队列模块与发送控制状态机，所述发送控制状态机用于控制发送数据和同步标志字段；所述发送数据编码模块用于对数据进行编码和循环冗余校验码CRC校验，并发送出串行数据；所述接收数据动态采样模块用于对接收的串行数据进行采样，并根据所述同步标志字段对采样相位进行动态同步；所述接收数据解码模块用于对接收数据进行解码，并进行CRC校验；所述接收数据缓冲单元用于缓存接收数据，数据缓存于接收队列后即使用。
2.如权利要求1所述的板间串行通信系统，其特征在于，所述发送数据编码模块与所述接收数据动态采样模块信号连接。
3.如权利要求2所述的板间串行通信系统，其特征在于，所述发送数据编码模块采用高级数据链路控制HDLC编码。
4.如权利要求1-3中任一项所述的板间串行通信系统，其特征在于，所述接收数据动态采样模块包括四倍采样模块、匹配搜索模块和相位选择模块，所述四倍采样模块与所述匹配搜索模块信号连接，所述匹配搜索模块与所述相位选择模块信号连接。
5.如权利要求4所述的板间串行通信系统，其特征在于，所述四倍采样模块与所述发送数据编码模块信号连接。
6.一种板间串行通信方法，其特征在于，其包括如下步骤: (1)通过发送数据缓冲模块将数据传输至发送数据编码模块； (2)通过所述发送数据编码模块对数据进行处理，对数据进行编码，同时加上CRC校验，将其转成串行数据； (3)通过接收数据动态采样模块接收所述发送数据编码模块编码的串行数据，将其传输至接收数据解码模块； (4)接收数据动态采样模块接收上述串行数据，并对其进行采样，根据同步标志字段对采样相位进行动态同步； (5)通过接收数据解码模块对接收的串行数据进行解码，并进行CRC校验； (6)通过接收数据缓冲模块缓存接收数据，数据缓存于接收队列供后级使用。
7.如权利要求6所述的板间串行通信方法，其特征在于，系统板间通过单根数据线完成串行数据通信。
8.如权利要求7所述的板间串行通信方法，其特征在于，所述发送数据编码模块采用高级数据链路控制HDLC编码。
9.如权利要求8所述的板间串行通信方法，其特征在于，所述HDLC编码在帧长达到最大后强制发送同步标志字段。
全文摘要
一种板间串行通信系统，其包括发送模块和接收模块，所述发送模块与所述接收模块信号连接；所述发送模块包括发送数据缓冲模块和发送数据编码模块，所述发送数据缓冲模块与所述发送数据编码模块信号连接；所述接收模块包括接收数据动态采样模块、接收数据解码模块和接收数据缓冲模块，所述接收数据动态采样模块与所述接收数据解码模块信号连接，所述接收数据解码模块与所述接收数据缓冲模块信号连接；所述发送数据缓冲模块包括缓存队列模块与发送控制状态机。本发明设计简单，通信可靠性高，且通信效率高，无时序压力。
文档编号H04L12/861GK103200127SQ20131006530
公开日2013年7月10日 申请日期2013年2月28日 优先权日2013年2月28日
发明者李熊雄, 王小伟, 杨文斌 申请人:武汉中软通科技有限公司