一种基于fpga和ddr3实现ip网络累积迸发损伤的方法

文档序号:7556158阅读:320来源:国知局
专利名称:一种基于fpga和ddr3实现ip网络累积迸发损伤的方法
技术领域
本发明涉及网络领域,特别涉及一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法。
背景技术
当前IP网络应用开发之初仅针对理想网络环境,未考虑实际网络累积迸发、带宽、时延、抖动、丢包等种种因网络资源有限而带来的各种问题。举例来说,在实验室环境或者说一般局域网内,难以模拟实际网络的累积迸发等特性。一个在实验室成功运行的应用,未必可以在实际网络中获得成功。

发明内容
本发明提出一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法,模拟实际网络数据帧累积迸发情况,解决了实验室环境或者一般局域网内,难以模拟实际网络的累积迸发特性的问题。本发明的技术方案是这样实现的:一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法,包括:通过FPGA电路将被测设备发送的以太网数据帧写入DDR3内存条;当从DDR3内存条读出数据时,根据累积迸发损伤设置判断累积迸发条件,如果满足累积迸发条件,则读出数据,如果不满足累积迸发条件,则等待直到满足累积迸发条件为止。可选地,所述FPGA电路通过累积迸发损伤控制器和DDR3 IP核控制器将被测设备发送的数据帧数据写入DDR3内存条进行存储,其中,所述DDR3 IP核控制器可以通过Xilinx ISE 的 MIG 生成。可选地,所述累积迸发损伤设置包括:累积迸发模式、累积迸发长度、超时时间和最小累积迸发间隔。可选地,当DDR3内存条中数据帧数目满足累积迸发长度,则满足累积迸发条件,从DDR3内存条中读取数据,累积迸发长度可以为1-65536自然数取值。可选地,如果当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值,则满足累积迸发条件,从DDR3内存条中读取数据,超时时间可以为O-1OOs取值,精度为
毫秒级。可选地,当DDR3内存条中数据帧数目满足累积迸发长度或者当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值,则满足累积迸发条件,从DDR3内存条中读取数据。可选地,当DDR3内存条中数据帧数目满足累积迸发长度,并且当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值两个条件同时满足,才满足累积迸发条件,从DDR3内存条读取数据。

本发明的有益效果是:本发明的基于FPGA和DDR3实现IP网络累积迸发损伤的方法,能够模拟实际网络数据帧累积迸发情况,为科研或者实验提供了良好的模拟平台。


为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。图1为本发明一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法的流程图;图2为图1中通过FPGA电路将被测设备A发送的以太网数据帧写入DDR3内存条步骤的具体流程图;图3为根据本发明一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法的一个实施例的示意图。
具体实施例方式下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。图1为本发明一种 基于FPGA和DDR3实现IP网络累积迸发损伤的方法的流程图。如图1所示,本发明的一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法,包括以下步骤:首先,通过FPGA电路将被测设备A发送的以太网数据帧写入DDR3内存条;然后,当从DDR3内存条读出数据时,根据累积迸发损伤设置判断累积迸发条件,如果满足累积迸发条件,则读出数据并发送给被测设备B,如果不满足累积迸发条件,则等待直到满足累积迸发条件为止。如图2所示,通过FPGA电路将被测设备A发送的以太网数据帧写入DDR3内存条的步骤具体为:FPGA电路通过累积迸发损伤控制器和DDR3 IP核控制器将被测设备A发送的数据帧数据写入DDR3内存条进行存储,其中,DDR3 IP核控制器可以通过Xilinx ISE的 MIG (Memory Interface Generation)生成。当从DDR3内存条读出数据时,进行累积迸发条件判断,其中,累积迸发损伤设置有四个设置,分别为:累积迸发模式、累积迸发长度、超时时间和最小累积迸发间隔。累积迸发模型分为四种方式:累积迸发长度、超时时间、累积迸发长度或者超时时间、累积迸发长度和超时时间同时满足。累积迸发长度模型具体为:只要DDR3中数据帧数目满足累积迸发长度,则满足累积迸发条件,从DDR3内存条中读取数据,累积迸发长度可以为1-65536自然数取值。超时时间模型具体为:只要当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值,则满足累积迸发条件,从DDR3内存条中读取数据,超时时间可以为O-1OOs取值,精度为毫秒级。累积迸发长度或者超时时间模型具体为:只要DDR3中数据帧数目满足累积迸发长度或者当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值,则满足累积迸发条件,从DDR3内存条中读取数据。累积迸发长度和超时时间同时满足模型具体为:只有DDR3中数据帧数目满足累积迸发长度,并且当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值两个条件同时满足,才满足累积迸发条件,从DDR3内存条读取数据。其中,最小累积迸发间隔表示本次累积迸发操作时间与上一次累积迸发操作时间的间隔,最小累积迸发间隔的单位毫秒,取值范围可以为0-10秒。例如,设定累积迸发数据帧数目为5,累积迸发超时时间为1ms,累积迸发类型为以上两个条件同时满足,最小累积迸发间隔为100ms,那么当读取数据时,首先进行条件判断,如果DDR3中存储的累积迸发数据帧数目大于或者等于5,并且累积迸发超时时间达到lms,那么从DDR3中读取数据帧,并且经过IOOms之后,再进行下一次的累积迸发损伤处理。图3为根据本发明一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法的一个实施例的示意图。如图3所示,IP网络累积迸发损伤设置为:累积迸发长度模型,累积迸发长度为4,最小累积迸发间隔为5ms。图3中有8个数据帧F1-F8,达到时间分别为0-7ms ;当时间为3ms时,DDR3存储器内有4个以太网数据帧,达到累积迸发条件,此时,从DDR3内存条中读出4个数据帧F1-F4 ;最小累积迸发设置间隔为5ms,5ms之后再进行累积迸发判断;经过最小累积迸发间隔5ms后,即在时间8ms进行判断,此时DDR3内存条内有4个以太网数据帧,满足累积迸发条件,进行累积迸发操作,从DDR3内存条中读出4个数据帧F5-F8。本 发明提供了一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法,能够模拟实际网络数据帧累积迸发情况,为科研或者实验提供了良好的模拟平台。以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
权利要求
1.一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法,其特征在于,包括: 通过FPGA电路将被测设备发送的以太网数据帧写入DDR3内存条; 当从DDR3内存条读出数据时,根据累积迸发损伤设置判断累积迸发条件,如果满足累积迸发条件,则读出数据,如果不满足累积迸发条件,则等待直到满足累积迸发条件为止。
2.如权利要求1所述的方法,其特征在于,所述通过FPGA电路将被测设备发送的以太网数据帧写入DDR3内存条的步骤具体为:所述FPGA电路通过累积迸发损伤控制器和DDR3IP核控制器将被测设备发送的数据帧数据写入DDR3内存条进行存储,其中,所述DDR3 IP核控制器可以通过Xilinx ISE的MIG生成。
3.如权利要求2所述的方法,其特征在于,所述累积迸发损伤设置包括:累积迸发模式、累积迸发长度、超时时间和最小累积迸发间隔。
4.如权利要求3所述的方法,其特征在于,当DDR3内存条中数据帧数目满足累积迸发长度,则满足累积迸发条件,从DDR3内存条中读取数据,累积迸发长度可以为1-65536自然数取值。
5.如权利要求3所述的方法,其特征在于,如果当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值,则满足累积迸发条件,从DDR3内存条中读取数据,超时时间可以为O-1OOs取值,精度为毫秒级。
6.如权利要求3所述的方法,其特征在于,当DDR3内存条中数据帧数目满足累积迸发长度或者当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值,则满足累积迸发条件,从DDR3内存条中读取数据。
7.如权利要求 3所述的方法,其特征在于,当DDR3内存条中数据帧数目满足累积迸发长度,并且当前时间距离上一次累积迸发操作的时间大于或者等于超时时间值两个条件同时满足,才满足累积迸发条件,从DDR3内存条读取数据。
全文摘要
本发明提出了一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法,解决了实验室环境或者一般局域网内,难以模拟实际网络的累积迸发特性的问题。一种基于FPGA和DDR3实现IP网络累积迸发损伤的方法,包括通过FPGA电路将被测设备发送的以太网数据帧写入DDR3内存条;当从DDR3内存条读出数据时,根据累积迸发损伤设置判断累积迸发条件,如果满足累积迸发条件,则读出数据,如果不满足累积迸发条件,则等待直到满足累积迸发条件为止。本发明的基于FPGA和DDR3实现IP网络累积迸发损伤的方法,能够模拟实际网络数据帧累积迸发情况,为科研或者实验提供了良好的模拟平台。
文档编号H04L12/26GK103248538SQ20131018056
公开日2013年8月14日 申请日期2013年5月16日 优先权日2013年5月16日
发明者吴恒奎, 胡亚平, 包思云, 刘宇, 黄文南, 张子光 申请人:中国电子科技集团公司第四十一研究所
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