光电转换装置和成像系统的制作方法
【专利摘要】本发明公开了光电转换装置和成像系统。一种光电转换装置包括：像素阵列，其包括按矩阵布置的多个像素；以及多个信号处理单元，每个信号处理单元与像素阵列的列中的相应列相关联，并且包括被配置为将基于像素而产生的信号转换为数字信号的A/D转换单元。所述光电转换装置还包括：多个组，每个组包括所述多个信号处理单元中的复数个信号处理单元和块输出单元，块输出单元被配置为接收所述复数个信号处理单元的输出；以及驱动信号发送单元，其被配置为发送用于驱动多个块输出单元的驱动信号。驱动信号发送单元在相应的不同定时将驱动信号供给所述块输出单元中的一个块输出单元和所述块输出单元中的另一个块输出单元。
【专利说明】光电转换装置和成像系统
【技术领域】
[0001]本发明涉及光电转换装置，并且尤其涉及一种包括与像素阵列的列中的相应列相关联的信号处理电路的光电转换装置。
【背景技术】
[0002]用于并行地执行信号处理的成像设备是已知的，这些设备具有用于像素阵列中的每列的或者用于像素阵列中的多列的信号处理电路，像素阵列按矩阵形式布置。
[0003]日本专利申请公开N0.2010-147684讨论了一种成像设备，该成像设备具有作为针对像素阵列中的每列提供的信号处理装置的模数(A/D)转换单元、用于存储转换结果的存储器、以及用于每块多个存储器的块输出线。块输出线上出现的数字信号被同步化电路与时钟信号同步地发送到后一级。
[0004]此时，作为用于供给驱动信号的方法，用于将缓冲电路连接成树形的缓冲电路树结构是已知的。
[0005]日本专利申请公开N0.2010-147684没有描述如何供给用于驱动信号处理电路或同步化电路的信号。如果假设在日本专利申请公开N0.2010-147684中讨论的成像设备中，使用缓冲电路树结构来供给驱动信号，则同时操作缓冲电路的数量增加，这可导致过渡电流消耗增大。由于成像设备的电源线中的阻抗，过渡电流消耗的增大导致电压波动增大。这可使成像设备的操作裕度范围变窄，并且增大噪声量。
【发明内容】
[0006]根据本公开内容的一方面，一种光电转换装置包括:像素阵列，其包括按矩阵形式布置的多个像素；以及多个信号处理单元，每个信号处理单元与像素阵列的列中的相应列相关联，并且包括被配置为将基于所述多个像素产生的信号转换为数字信号的A/D转换单元。所述光电转换装置还包括:多个组，每个组包括所述多个信号处理单元中的复数个信号处理单元和块输出单元，块输出单元被配置为接收所述复数个信号处理单元的输出；以及驱动信号发送单元，其被配置为发送用于驱动多个块输出单元的驱动信号。驱动信号发送单元在相应的不同定时将驱动信号供给所述多个块输出单元中的一个块输出单元和所述多个块输出单元中的另一个块输出单元。
[0007]根据本公开内容的另一方面，一种光电转换装置包括:像素阵列，其包括按矩阵形式布置的多个像素；以及多个信号处理单元，每个信号处理单元与像素阵列的列中的相应列相关联，并且包括被配置为将基于所述多个像素产生的信号转换为数字信号的A/D转换单元。所述光电转换装置还包括:多个组，每个组包括所述多个信号处理单元中的复数个信号处理单元和块输出单元，块输出单元被配置为接收所述复数个信号处理单元的输出；以及驱动信号发送单元，其被配置为发送用于驱动多个块输出单元的驱动信号。驱动信号发送单元包括第一缓冲电路组，第一缓冲电路组包括彼此串联连接的多个缓冲电路，所述多个缓冲电路中的每个与所述多个组中的相应组相关联，并且所述多个缓冲电路中的每个的输出被给予相关联的组的复数个信号处理单元。
[0008]从以下参照附图对示例性实施例的详细描述，本发明的进一步的特征和方面将变
得清楚。
【专利附图】
【附图说明】
[0009]图1是示出根据第一示例性实施例的光电转换装置的配置的框图。
[0010]图2是示出根据第一示例性实施例的光电转换装置的操作的时序图。
[0011]图3是示出根据第二示例性实施例的光电转换装置的配置的框图。
[0012]图4是示出根据第三示例性实施例的光电转换装置的配置的框图。
[0013]图5是示出根据第四示例性实施例的光电转换装置的配置的框图。
[0014]图6是示出根据第五示例性实施例的成像设备的配置的框图。
【具体实施方式】
[0015]以下将参照附图详细描述本发明的各示例性实施例、特征和方面。
[0016]图1是示出根据本发明的第一示例性实施例的光电转换装置I的配置的框图。光电转换装置I包括像素阵列PA、多个信号处理单元102η、多个块输出单元103η、驱动信号发送单元104和行选择单元105 (η指示I或更大的整数)。以下，在多个相同元件的描述中，添加η，或者省略最后一位数字。例如，信号处理单元被表达为102η或102。
[0017]像素阵列PA包括按矩阵形式布置的多个像素101。对于每列，提供信号线SL。像素101在被行选择单兀105给予的控制信号选择时将信号输出到对应的信号线SL。在不例性实施例中，行选择单元105作为一个单位选择像素阵列PA中所包括的一行像素101。通常，行选择单元105将两个或更多个控制信号供给一行像素。在示例性实施例中，为了简单起见，所述线在图1中用一条线表达。
[0018]信号处理单元102η与像素阵列PA中的列对应地被提供。每个信号处理单元102η包括用于将信号线SL上出现的信号转换为数字信号的A/D转换单元。信号处理单元102可包括降噪电路或用于信号放大的放大器。在这样的情况下，在对从一个像素101输出的信号执行降噪之后，放大该信号。具有高信噪(S/N)比的数字信号可通过输入降噪之后的放大信号来获得。降噪电路包括例如相关双采样(CDS)电路。放大器包括例如运算放大器、源极跟随器电路和共源放大器。信号处理单元102η可包括用于存储从A/D转换单元输出的数字信号的存储器单元Mn。
[0019]将描述块输出单元105η。在图1中，对于四个信号处理单元102，提供一个块输出线和一个块输出单元。换句话讲，一个块包括四个信号处理单元102，并且对于每个块，提供块输出单元105η。信号处理单元102η的输出被给予块输出线BL。块输出线与块输出单元的输入端子连接。块输出单元105η包括信号选择单元106η、同步化电路107η和列选择单元108η。图1示出块输出单元105η还包括缓冲电路单元103η的配置，缓冲电路单元103η用于缓冲输出到块输出线BLn的数字信号。信号选择单元106η将输出到块输出线BLn的数字信号发送到同步化电路107η。同步化电路107η与下述驱动信号同步地将数字信号发送到另一个块的信号选择单元106η。信号选择单元106η选择性地将以下信号之一输出到同一块中的同步化电路107η:输出到与该信号选择单兀106η位于相同块中的块信号线BL的信号、以及从另一个块中的同步化电路107 (n+1)输出的信号。换句话讲，在图1中，除了其中同步化电路107η与数字信号处理单元109连接的块之外，输出到每个块信号线BL的信号经由另一个块中的同步化电路107信号以及选择单元106被发送到数字信号处理单元109。列选择单元108η将控制信号供给信号处理单元102，以将数字信号输出到块信号线BLn。列选择单元108η例如为解码器或移位寄存器。[0020]驱动信号发送单元104包括驱动信号产生单元DSG以及作为第一缓冲电路组和第二缓冲电路组的缓冲电路组BGl和BG2。缓冲电路组BGl和BG2均包括包含彼此串联连接的多个缓冲电路的缓冲电路组。图1示出包括两组串联连接的缓冲电路的配置。缓冲电路组BGl包括缓冲电路1121、1122、…和112η。缓冲电路组BG2包括缓冲电路1131、1132、…和 113η。
[0021]缓冲电路组BGl发送的驱动信号DSl被给予同步化电路107η和缓冲电路112η。同步化电路107η与驱动信号DSl同步地将信号输出到下一级(即，另一个块中的信号选择单元106(η-1)或数字信号处理单元109)。缓冲电路112η将驱动信号DSl供给下一级的缓冲电路和另一个块中的同步化电路107 (n+1)。在图1中所示的配置中，相邻块中的同步化电路107η和列选择单元108η在被缓冲电路112η延迟的定时被驱动。
[0022]缓冲电路组BG2发送的驱动信号DS2被给予每个块中的列选择单元108η。列选择单元108η与驱动信号DS2同步地变为活动状态。换句话讲，已与驱动信号DS2同步地进入活动状态的列选择单元108η中的、被给予驱动信号DSl的列选择单元108η (驱动信号DSl用于激活该单元)将列选择信号供给信号处理单元102η。通过所述操作，与列选择单元108η相关联的块中的块输出单元103η将数字信号输出到另一个块中的信号选择单元106或数字信号处理单元109。
[0023]驱动信号发送单元104供给驱动信号，以使得至少相邻的块输出单元103在不同定时操作。如图1所示，当缓冲电路组被使用时，如果每个缓冲电路的电路特性彼此等同，则各个块可按预定相位差操作。这可抑制通常需要被解决的过渡功耗和噪声的增大。
[0024]将参照图2描述根据示例性实施例的操作。图2是示出同步化电路107ρ、同步化电路107q、列选择单元108p和列选择单元108q的操作定时的时序图，同步化电路107p是从图1中的左侧数起的第P个同步化电路107,同步化电路107q是第q个同步化电路107,列选择单元108p对应于同步化电路107p,列选择单元108q对应于同步化电路107q (p和q是满足P〈q的自然数)。
[0025]信号Pl指示发送到图1中的缓冲电路组BGl中的节点NI的驱动信号DSl。类似地，信号P2和P3分别对应于节点N2和N3。在示例性实施例中，驱动信号DSl是周期性的时钟信号。
[0026]尽管图2中未示出，但是至少在信号正被输出的时间段中，列选择单元108p和IOSq根据经由缓冲电路组BG2给予的驱动信号DS2而处于活动状态。
[0027]数据BLp和BLq分别是从信号处理单元102输出到从左侧数起的第P个块和从左侧数起的第q个块的块信号线BL的数据。
[0028]输出信号Op和Oq分别从第P个块和第q个块的同步化电路107输出。输出信号Op和Oq中的黑色数据(black data)是无效数据。白色数据(white data)上方提供的字符指示从其输出数据的块信号线。[0029]以下，将描述p=l并且q=2的情况。如从图1将理解的，供给相邻块的列选择单元108和同步化电路的驱动信号DSl经由缓冲电路112被发送。因此，供给第二个块的驱动信号DSl的相位比从左侧起的第一个块延迟在缓冲电路112中产生的延迟时间AT。尽管与第一个块对应的列选择单元1081与信号P2同步地操作，但是与第一个块对应的同步化电路1071与信号Pl同步地操作。与第二个块对应的列选择单元1082与信号P3同步地操作，与第二个块对应的同步化电路1072与信号P2同步地操作。
[0030]因为第一个块的列选择单元1081与信号P2同步地操作，所以数据在与信号P2同步的定时被输出到第一个块的块信号线BL1。第一个块的同步化电路1071与信号Pl同步，并且与信号P2同步地输出到块信号线BLl的数据被与信号P2同步地输出到数字信号处理单元109。
[0031]类似地，因为第二个块的列选择单元1082与信号P3同步地操作，所以数据在与信号P3同步的定时被输出到第二个块的块信号线BL2。第二个块的同步化电路1072与信号P2同步，并且与信号P3同步地输出到块信号线BL2的数据被与信号P2同步地输出到信号选择单兀1061。在图2中的时间段Al期间，响应于控制信号(未不出),信号选择单兀1061执行切换，以使得同步化电路1072的输出被输出到同步化电路1071，而不是块信号线BLl0通过所述处理，输出到块信号线BL2的数据被与信号Pl同步地从同步化电路1071输出(Op)。
[0032]作为上述操作的结果，从同步化电路1071输出的数据将包括周期性的无效数据。该无效数据是在从两个不同的块信号线输出的数据之间产生的。换句话讲，尽管相位延迟，但是从多个块输出的数据可保持在单独的块中的相位关系。因此，这使得可容易地对同步化电路107η和列选择单元108η的驱动信号以及从信号处理单元102输出的数据进行相位管理。此外，因为驱动信号被缓冲电路组延迟，所以电路操作定时在不同的块之间可能偏移。结果，可实现过渡功耗的降低和由于功率波动而导致的噪声的降低。
[0033]在图1中，从驱动信号产生单元DSG输出的驱动信号DSl被直接给予同步化电路1071。可替换地，可在驱动信号产生单元DSG与节点NI之间提供缓冲电路。此时，驱动信号DS2经由缓冲电路1131被给予列选择单元1081。可替换地，从驱动信号产生单元DSG输出的驱动信号DS2被直接给予列选择单元1081。
[0034]以下，将参照附图描述本发明的第二示例性实施例。将主要描述与第一示例性实施例之间的不同之处。
[0035]图3是示出根据本示例性实施例的光电转换装置的配置的框图。相同的标号应用于具有与第一示例性实施例中的功能类似的功能的元件。图1中所示的光电转换装置对于每个块信号线设有同步化电路107η。
[0036]根据本示例性实施例的光电转换装置与第一示例性实施例的不同之处在于针对多个块信号线提供一个同步化电路。
[0037]在根据本示例性实施例的配置中，多个块被同一驱动信号驱动。换句话讲，对于被同一驱动信号驱动的多个块，提供一个同步化电路。
[0038]通过根据本示例性实施例的配置，可缩短块信号线，这可减轻信号处理单元102的驱动的负荷。因此，与根据第一示例性实施例的配置相比，操作可以加速。
[0039]将参照附图描述本发明的第三示例性实施例。将主要描述与第一示例性实施例之间的不同之处。
[0040]图4是示出根据本示例性实施例的光电转换装置的配置的框图。列选择单元108例如为解码器。驱动信号发送单元104供给用于驱动同步化电路107的时钟信号和用于选择列选择单元108的地址数据。除了用于发送时钟信号的缓冲电路组BGl (组BGl包括彼此串联连接的多个缓冲电路112η)之外，驱动信号供给单元还包括用于发送地址数据的缓冲电路组BG3 (组BG3包括交替地连接的缓冲电路113η和地址数据同步化电路401)。地址数据同步化电路401使从缓冲电路113η给予的地址数据与缓冲电路组BGl发送的时钟信号同步，并将该数据供给下一级的缓冲电路113 (n+1)。在本示例性实施例中，缓冲电路组BG3用作第二缓冲电路组。
[0041]根据本示例性实施例，用于使地址数据的发送与用于驱动同步化电路107的信号同步的地址数据同步化电路401的引入使得可容易地在块之间以及在块内进行相位管理。
[0042]将参照附图描述本发明的第四示例性实施例。将主要描述与第一示例性实施例之间的不同之处。
[0043]图5是示出根据本示例性实施例的光电转换装置的配置的框图。本示例性实施例与第一示例性实施例的不同之处在于不提供信号选择单元106η。输出到块输出线BLn的信号经由同步化电路107η与另一个块输出线连接。
[0044]通过所述配置，块输出线BLn还用作用于连接同步化电路107η的线，因此，它对于使光电转换装置的面积小型化是有效的。
[0045]将参照附图描述本发明的第五示例性实施例。
[0046]图6是示出成像系统的配置的框图。
[0047]成像系统1000包括例如光学单元1010、成像设备1001、视频信号处理电路单元1030、记录和通信单元1040、定时控制电路单元1050、系统控制电路单元1060、以及再现和显示单元1070。利用根据上述示例性实施例的光电转换装置作为成像设备1001。
[0048]光学单元1010使来自对象的光在成像设备1001中汇聚在由二维布置的像素形成的像素阵列上，以形成该对象的图像，光学单元1010是包括透镜的光学系统。成像设备1001在根据来自定时控制电路单元1050的信号的定时输出与汇聚在像素部分上的光对应的信号。
[0049]从成像设备1001输出的信号输入到用作视频信号处理单元的视频信号处理电路单元1030。然后，视频信号处理电路单元1030根据程序等指定的方法来对输入的电信号执行比如校正的处理。通过视频信号处理电路单元中的处理而获得的信号被作为图像数据发送到记录和通信单元1040。记录和通信单元1040将用于形成图像的信号发送到再现和显示单元1070,并指示再现和显示单元1070再现并显示运动图像或静态图像。此外,记录和通信单元1040从视频信号处理电路单元1030接收信号，以与系统控制电路单元1060进行通信。此外，记录和通信单元执行将用于形成图像的信号记录在记录介质(未示出)上的操作。
[0050]系统控制电路单元1060执行成像系统的操作的总体控制。系统控制电路单元1060控制光学单元1010、定时控制电路单元1050、记录和通信单元1040、以及再现和显示单元1070的驱动。系统控制电路单元1060包括存储装置(未示出)，存储装置例如为记录介质。系统控制电路单元1060将用于控制成像系统的操作所需的程序等记录在存储装置中。此外，系统控制电路单元1060例如在成像系统中供给用于根据用户的操作在驱动模式之间切换的信号。具体地讲，系统控制电路单元1060控制将被读取或重置的线的变化、由于电子变焦而导致的角度的变化、以及由于电子图像稳定化而导致的角度的变化。
[0051]定时控制电路单元1050基于用作控制单元的系统控制电路单元1060的控制来控制成像设备1001和视频信号处理电路单元1030的驱动定时。
[0052]上述示例性实施例仅仅是用于实现本发明的例子，并且在本发明的范围内，可改变这些示例性实施例的一部分，或者可组合这些示例性实施例。
[0053]尽管已参照示例性实施例描述了本发明，但是要理解本发明不限于所公开的示例性实施例。以下权利要求的范围应被给予最宽泛的解释，以便包含所有修改、等同结构和功倉泛。
【权利要求】
1.一种光电转换装置，包括: 像素阵列，所述像素阵列包括按矩阵形式布置的多个像素；和多个信号处理单元，每个信号处理单元与所述像素阵列的列中的相应列相关联，并且包括被配置为将基于所述多个像素产生的信号转换为数字信号的A/D转换单元， 其中，所述光电转换装置还包括: 多个组，每个组包括所述多个信号处理单元中的复数个信号处理单元和块输出单元，所述块输出单元被配置为接收所述多个信号处理单元中的所述复数个信号处理单元的输出；和 驱动信号发送单元，所述驱动信号发送单元被配置为发送用于驱动多个块输出单元的驱动信号，并且 其中，所述驱动信号发送单元在相应的不同定时将所述驱动信号供给所述多个块输出单元中的一个块输出单元和所述多个块输出单元中的另一个块输出单元。
2.根据权利要求1所述的光电转换装置，其中，所述驱动信号发送单元包括第一缓冲电路组，所述第一缓冲电路组包括彼此串联连接的多个缓冲电路， 其中，所述多个缓冲电路中的每个与所述多个组中的相应组相关联，并且 其中，所述多个缓冲电路中的每个的输出被给予相关联的组的复数个信号处理单元。
3.根据权利要求2所述的光电转换装置，其中，所述驱动信号发送单元还包括第二缓冲电路组， 其中，所述第二缓冲电路组包括多个缓冲电路和多个同步化电路，并且其中，所述多个同步化电路使第二缓冲电路组中包括的缓冲电路的输出与第一缓冲电路组中包括的缓冲电路的输出同步。
4.根据权利要求3所述的光电转换装置，还包括: 多个列选择单元，每个列选择单元与所述多个组中的相应组相关联，并且被配置为选择相关联的组中包括的复数个信号处理单元， 其中，来自第二缓冲电路组中包括的多个缓冲电路中的每个的信号被给予所述多个列选择单元中的相应列选择单元。
5.根据权利要求1至4中的任何一个所述的光电转换装置，其中，所述块输出单元输出从所述相关联的复数个信号处理单元输出的信号、或者从所述多个块输出单元中的另一个块输出单元输出的信号。
6.根据权利要求1至4中的任何一个所述的光电转换装置，其中，所述块输出单元与所述驱动信号同步地输出信号。
7.根据权利要求1至4中的任何一个所述的光电转换装置，所述信号处理单元还包括: 存储器单元，所述存储器单元被配置为存储从所述A/D转换单元输出的数字信号；和 选择单元，所述选择单元被配置为选择所述存储器单元。
8.—种成像系统，包括: 根据权利要求1至4中的任何一个所述的光电转换装置； 光学系统，所述光学系统被配置为在所述多个像素上形成图像；和 视频信号处理单元，所述视频信号处理单元被配置为对从所述光电转换装置输出的信号进行处理以产生图像数据。
9.一种光电转换装置，包括: 像素阵列，所述像素阵列包括按矩阵布置的多个像素；和 多个信号处理单元，每个信号处理单元与所述像素阵列的列中的相应列相关联，并且包括被配置为将基于所述多个像素而产生的信号转换为数字信号的A/D转换单元， 其中，所述光电转换装置还包括: 多个组，每个组包括所述多个信号处理单元中的复数个信号处理单元和块输出单元，所述块输出单元被配置为接收所述复数个信号处理单元的输出；和 驱动信号发送单元，所述驱动信号发送单元被配置为发送用于驱动多个块输出单元的驱动信号， 其中，所述驱动信号发送单元包括第一缓冲电路组，所述第一缓冲电路组包括彼此串联连接的多个缓冲电路， 其中，所述多个缓冲电路中的每个与所述多个组中的相应组相关联，并且 其中，所述多个缓冲电路中的每个的输出被给予相关联的组的复数个信号处理单元。
10.根据权利要求9所述的光电转换装置，其中，所述驱动信号发送单元还包括第二缓冲电路组， 其中，所述第二缓冲电路组包括多个缓冲电路和多个同步化电路，并且其中，所述多个同步化电路使第二缓冲电路组中包括的缓冲电路的输出与第一缓冲电路组中包括的缓冲电路的输出同步。
11.根据权利要求10所述的光电转换装置，还包括: 多个列选择单元，每个列选择单元与所述多个组中的相应组相关联，并且被配置为选择相关联的组中包括的复数个信号处理单元， 其中，来自第二缓冲电路组中包括的多个缓冲电路中的每个的信号被给予所述多个列选择单元中的相应列选择单元。
12.根据权利要求9至11中的任何一个所述的光电转换装置，其中，所述块输出单元输出从所述相关联的复数个信号处理单元输出的信号、或者从所述块输出单元中的另一个块输出单兀输出的信号。
13.根据权利要求9至11中的任何一个所述的光电转换装置，其中，所述块输出单元与所述驱动信号同步地输出信号。
14.根据权利要求9至11中的任何一个所述的光电转换装置，所述信号处理单元还包括: 存储器单元，所述存储器单元被配置为存储从所述A/D转换单元输出的数字信号；和 选择单元，所述选择单元被配置为选择所述存储器单元。
15.—种成像系统,包括: 根据权利要求9至11中的任何一个所述的光电转换装置； 光学系统，所述光学系统被配置为在所述多个像素上形成图像；和视频信号处理单元，所述视频信号处理单元被配置为对从所述光电转换装置输出的信号进行处理以产生图像数据。
【文档编号】H04N5/30GK103546699SQ201310283570
【公开日】2014年1月29日 申请日期:2013年7月8日 优先权日:2012年7月11日
【发明者】小林大祐, 山崎善一 申请人:佳能株式会社