交换机系统的制作方法
【专利摘要】本发明公开了一种交换机系统，其包括一微处理器以及若干物理层芯片，所述微处理器包括一用于传输时钟信号的MDC管脚和一用于传输数据信号的MDIO管脚，所述交换机系统还包括一控制电路，所述控制电路包括若干输出端，所述物理层芯片均连接于所述MDIO管脚，所述物理层芯片以一一对应的方式连接所述输出端，所述微处理器输出选通信号至所述控制电路，所述微处理器通过所述MDC管脚向所述控制电路输出时钟信号，所述控制电路通过所述选通信号指定的一个所述输出端转发所述时钟信号至与所述输出端对应的所述物理层芯片。本发明能够更合理的利用交换机系统内部资源，提高系统使用效率和生产效率，同时系统的性能提高且更加稳定。
【专利说明】交换机系统
【技术领域】
[0001]本发明涉及一种交换机系统。
【背景技术】
[0002]在交换机系统中，管理器件(如媒体访问控制器、微处理器)会对交换机中的物理层芯片进行管理，这些管理是通过MDC (管理数据时钟)/MD10 (管理数据输入输出)总线来实现的。在管理物理层芯片时，管理器件可收集的信息包括连接状态、传输速度与选择、断电、低功率休眠状态、模式选择、自动协商控制、环回模式控制等。
[0003]现有技术中，具备MDC/MD10总线接口的设备(如单片机)的芯片上会有多个物理层地址引脚，通过对这些引脚接高电平或接低电平的操作来实现选配设备中的某一个物理层地址。因此在电路设计时可以利用同一个MDC/MD10总线连接多个不同的带有MDC/MD10总线接口的设备。上述的设计需要具备两个基本条件，一是同一个MDC/MD10总线上的设备的物理层地址不能相同，否则会造成设备的身份不能识别；二是同一个MDC/MD10总线连接的设备数量上不能过多，这是因为MDC/MD10总线的驱动能力有限。
[0004]当电路的涉及不满足上述两个基本条件中的任意一个时，通常通过管理器件中微处理器的GP10 (通用输入/输出)管脚来模拟微处理器的MDC/MD10管脚。但是这种方式会带来很多缺陷:系统的资源消耗大，且系统的使用效率和生产效率低，增加驱动开发人员的工作量，系统的稳定性较差等。
【发明内容】
[0005]本发明要解决的技术问题是为了克服现有技术中交换机系统资源消耗大，系统的使用效率和生产效率低，消耗人力多且系统稳定性差的缺陷，提供一种设计简单，系统效率和生产效率高并更为可靠的交换机系统。
[0006]本发明是通过下述技术方案来解决上述技术问题:一种交换机系统，其包括一微处理器以及若干物理层芯片，所述微处理器包括一用于传输时钟信号的MDC管脚和一用于传输数据信号的MD10管脚，其特点在于，所述交换机系统还包括一控制电路，所述控制电路包括若干输出端，所述物理层芯片均连接于所述MD10管脚，所述物理层芯片以一一对应的方式连接所述输出端，所述微处理器输出选通信号至所述控制电路，所述微处理器通过所述MDC管脚向所述控制电路输出时钟信号，所述控制电路通过所述选通信号指定的一个所述输出端转发所述时钟信号至与所述输出端对应的所述物理层芯片。
[0007]现有技术中，当微处理器控制或管理某一个物理层芯片时会通过物理层地址来识别出这个物理层芯片，然后对这个物理层芯片发送数据信号和时钟信号。而当物理层芯片的物理层地址相同或链接的设备过多时会利用GP10接口来模拟MDC/MD10接口，这种方式具有很多缺陷:占用微处理器的大量GP10管脚，例如需要利用两个GP10管脚分别模拟MDC接口和MD10接口，会占用大量的系统资源导致系统的效率降低。
[0008]本发明中，不采用识辨物理层地址的方式来选择物理层芯片，避免了无法使用同一个芯片厂家生产的同一型号的物理层芯片，使交换机系统的适用范围更广。全部的物理层芯片的MD1信号线在微处理器上可以合用一个MD1接口，不再需要GP1引脚来模拟MD1引脚，只对时钟信号进行分时控制，节省了大量GP1引脚从而节约了交换机系统的资源。
[0009]当所述微处理器控制或管理某一个物理层芯片时，通过发送用于选择这个物理层芯片的选通信号到所述控制电路，控制电路根据所述选通信号指定的输出端，将微处理器的时钟信号转发给指定的输出端所对应的物理层芯片，这个物理层芯片既通过MD10信号与微处理器建立数据信号通信，又通过所述输出端接收控制电路转发的时钟信号，能够达到响应微处理器发出的指令的目的。而其他的物理层芯片不能接收时钟信号，因此无法响应微处理器发出的指令。本发明设计简单生产效率高，占用GP10管脚数量少，节省大量驱动开发人员的工作量。
[0010]较佳地，所述微处理器包括若干GP10管脚，所述微处理器通过GP10管脚输出所述选通信号至所述控制电路。本发明可以少量使用GP10管脚来输出选通信号，对于控制管理数量相同的物理层芯片的交换机系统，本发明占用的GP10管脚数量少，节省大量驱动开发人员的工作量。
[0011]较佳地，所述控制电路为一逻辑门电路。逻辑门电路成本低廉，从而本发明的交换机系统生产成本降低。
[0012]较佳地，所述控制电路为FPGA电路。FPGA (现场可编程门阵列)电路具有优异的性能，特别的FPGA电路包括一个时钟输入端口和多个时钟输出端口，一个时钟输入端口与微处理器的MDC管脚连接以接收时钟信号，多个时钟输出端口为所述输出端。使用FPGA电路的交换机系统能够利用一个驱动程序实现对多个物理层芯片的控制和管理，有效降低驱动物理层芯片时出现错误的概率，交换机系统的稳定性和可靠性更高。
[0013]较佳地,所述微处理器包括一 localbus,所述微处理器通过所述localbus输出所述选通信号至所述FPGA电路。通过localbus (局域总线)输出所述选通信号使交换机系统不利用GP10管脚便可以完成微处理器和物理层芯片之间的通信，完全避免了使用GP10管脚所带来的弊端，使微处理器的使用效率更高。
[0014]较佳地，所述控制电路为CPLD电路。CPLD (复杂可编程逻辑器件)电路具有优异的性能，特别的CPLD电路包括一个时钟输入端口和多个时钟输出端口，一个时钟输入端口与微处理器的MDC管脚连接以接收时钟信号，多个时钟输出端口为所述输出端。使用CPLD电路的交换机系统能够利用一个驱动程序实现对多个物理层芯片的控制和管理，有效降低驱动物理层芯片时出现错误的概率，交换机系统的稳定性和可靠性更高。
[0015]较佳地,所述微处理器包括一 localbus,所述微处理器通过所述localbus输出所述选通信号至所述CPLD电路。
[0016]本发明的积极进步效果在于:本发明能够更合理的利用交换机系统内部资源，提高系统使用效率和生产效率，同时交换机系统的性能提高且更加稳定。
【专利附图】
【附图说明】
[0017]图1为本发明交换机系统的实施例1的结构示意图。
[0018]图2为本发明交换机系统的实施例2的结构示意图。
【具体实施方式】
[0019]下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。
[0020]实施例1
[0021]本实施例中，一种交换机系统，参见图1，所述交换机系统包括一微处理器11以及4个物理层芯片，4个物理层芯片分别为PHY1、PHY2、PHY3、PHY4。所述微处理器11包括一用于传输时钟信号的MDC管脚12、一用于传输数据信号的MD10管脚13和4个GP10管脚，4个GP10管脚分别为GP101、GP102、GP103、GP104。所述交换机系统还包括一控制电路，所述控制电路为逻辑门电路21，所述逻辑门电路21包括4个输出端，4个输出端分别为MDC1、MDC2、MDC3、MDC4，所述物理层芯片均连接于所述MD10管脚13，所述物理层芯片以——对应的方式连接所述输出端。所述微处理器11通过所述MDC管脚12向所述逻辑门电路21输出时钟信号。
[0022]所述微处理器11指定与PHY1进行数据信号交换，也就是说所述选通信号指定PHY1响应所述微处理器11，则微处理器11通过GP101输出低电平信号至所述逻辑门电路2LGP101输出的低电平信号进入对应的逻辑门电路21中的时钟电路的复用网络的子单元中的非门14，微处理器11输出的时钟信号进入所述子单元中的与门15的输入端，电源提供的电源通过上拉电阻进入所述与门15的另一个输入端。
[0023]当GP101输出的信号为低电平信号时，所述非门14输出高电平信号，通过可控上拉电阻和所述与门15的输出端形成了一个f禹合放大电路的输出级，时钟信号被放大后输入PHY1，时钟信号进入PHY1后触发微处理器11与PHY1进行数据信号交换，PHY1能够响应微处理器11发出的指令。而其他物理层芯片的GP10输出的信号为高电平信号，所述非门14输出低电平信号，使得与门15输出端处于接地状态，无法向除PHY1之外的物理层芯片输出时钟信号，因此无法触发微处理器11与除PHY1之外的物理层芯片进行数据信号交换。上述过程使PHY1对微处理器11响应，同理，微处理器11需要PHY2、PHY3或PHY4中对微处理器11做出响应，发送对应的选通信号便可以完成。本实施例的交换机系统不仅能够节约部分GP10引脚，而且操作简单，能够较少驱动开发人员的工作量。
[0024]实施例2
[0025]本实施例中，参见图2, —种交换机系统,其包括一微处理器11以及4个物理层芯片，4个物理层芯片分别为PHY1、PHY2、PHY3、PHY4。所述微处理器11包括一用于传输时钟信号的MDC管脚12和一用于传输数据信号的MD10管脚13。
[0026]所述交换机系统还包括一 FPGA电路31，FPGA电路31为控制电路的一种优选方式，所述控制电路还可以为CPLD电路，所述FPGA电路31包括4个输出端，4个输出端分别为MDC1、MDC2、MDC3、MDC4。所述物理层芯片均连接于所述MD10管脚13，所述物理层芯片以对应的方式连接所述输出端，所述微处理器11通过localbus输出选通信号至所述FPGA电路31，所述微处理器11通过所述MDC管脚12向所述FPGA电路31输出时钟信号，
[0027]所述微处理器11通过localbus输出选通信号至所述逻辑门电路，所述选通信号指定PHY1响应所述微处理器11，当FPGA电路31收到所述选通信号时，MDC2、MDC3和MDC4均为高阻而无法向对应的PHY2、PHY3和PHY4输出时钟信号，除PHY1外其他设备没有时钟信号，只有PHY1能够与微处理器11进行数据信号交换。
[0028]上述过程使PHY1对微处理器11响应，同理，微处理器11需要PHY2、PHY3或PHY4中对微处理器11做出响应，发送对应的选通信号便可以完成。本实施例的交换机系统能够更合理的利用系统内部资源，提高系统使用效率和生产效率，同时系统的性能提高且更加稳定。特别的，交换机系统完全避免了使用GP10管脚所带来的弊端，使微处理器11的使用效率更闻。
[0029]虽然以上描述了本发明的【具体实施方式】，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
【权利要求】
1.一种交换机系统,其包括一微处理器以及若干物理层芯片，所述微处理器包括一用于传输时钟信号的MDC管脚和一用于传输数据信号的MD1管脚，其特征在于，所述交换机系统还包括一控制电路，所述控制电路包括若干输出端，所述物理层芯片均连接于所述MD1管脚，所述物理层芯片以一一对应的方式连接所述输出端，所述微处理器输出选通信号至所述控制电路，所述微处理器通过所述MDC管脚向所述控制电路输出时钟信号，所述控制电路通过所述选通信号指定的一个所述输出端转发所述时钟信号至与所述输出端对应的所述物理层芯片。
2.如权利要求1所述的交换机系统，其特征在于，所述微处理器包括若干GP1管脚，所述微处理器通过GP1管脚输出所述选通信号至所述控制电路。
3.如权利要求2所述的交换机系统，其特征在于，所述控制电路为一逻辑门电路。
4.如权利要求1所述的交换机系统，其特征在于，所述控制电路为FPGA电路。
5.如权利要求4所述的交换机系统，其特征在于，所述微处理器包括一localbus，所述微处理器通过所述localbus输出所述选通信号至所述FPGA电路。
6.如权利要求1所述的交换机系统，其特征在于，所述控制电路为CPLD电路。
7.如权利要求6所述的交换机系统，其特征在于，所述微处理器包括一localbus，所述微处理器通过所述localbus输出所述选通信号至所述CPLD电路。
【文档编号】H04L12/931GK104348756SQ201310346566
【公开日】2015年2月11日 申请日期:2013年8月8日 优先权日:2013年8月8日
【发明者】童魏明 申请人:上海斐讯数据通信技术有限公司