用于均衡器适配的装置和方法
【专利摘要】一个实施例涉及用于数据链路的均衡器电路。该均衡器电路包括连续时间线性均衡器、第一电路回路和第二电路回路。该连续时间线性均衡器接收被接收的信号，并且输出被均衡的信号。第一电路回路确定第一平均信号幅度。第一平均信号幅度可以是被均衡的信号的平均信号幅度。第二电路回路确定第二平均信号幅度。第二平均信号幅度可以是被均衡的信号的高频部分的平均信号幅度。其他实施例和特征也被公开。
【专利说明】用于均衡器适配的装置和方法
【技术领域】
[0001]本发明总体上涉及数据通信。更具体地，本发明涉及用于数据通信的均衡电路。
【背景技术】
[0002]高速数据链路被用于在系统中在设备之间传递数据。已经针对用于这样的高速链路的越来越快的数据速率开发了串行接口协议。用于串行接口的工业标准协议的示例包括
PClExpressw (快速外设部件互连总线)、χαπ (X连接单元接口)、sRio (串行快速10)
坐寸ο
[0003]传统的均衡技术包括连续时间线性均衡(CTLE)。由于高速数据链路的操作速度增加到每秒数十千兆比特(Gbps)或者更高的速率，为了补偿高频信号的损失，诸如判决反馈均衡(DFE)的复杂的均衡器方案已经被更广泛地使用。然而，这种复杂的技术通常需要消耗大量功率的电路，并且在满足各种类型的应用方面可能不那么灵活。
[0004]非常期望改善数据通信。特别是，非常期望改善均衡技术以支持高速数据通信。
【发明内容】
[0005]一个实施例涉及用于数据链路的均衡器电路。该均衡器电路包括连续时间线性均衡器、第一电路回路和第二电路回路。连续时间线性均衡器接收被接收的信号，并且输出被均衡的信号。第一电路回路确定第一平均信号幅度。第一平均信号幅度可以是被均衡的信号的平均信号幅度。第二电路回路确定第二平均信号幅度。第二平均信号幅度可以是该被均衡的信号高频部分的平均信号幅度。
[0006]另一个实施例涉及用于数据链路的均衡器电路。该均衡器电路包括用于接收被接收的信号并且输出被均衡的信号的连续时间线性均衡器，，并且进一步包括数据感测放大器锁存器，该数据感测放大器锁存器使用时钟信号锁存被均衡的信号并且输出数据信号。均衡器电路进一步包括误差感测放大器锁存器，该误差感测放大器锁存器比较被均衡的信号和参考电压信号之间的幅度，并且如果被均衡的信号的幅度大于参考电压信号的幅度，则以正数差状态输出误差信号，否则以负数差状态输出误差信号。第一控制电路接收被均衡的信号，并且确定第一平均信号幅度以控制参考电平信号。第二控制电路接收被均衡的信号，并且确定第二平均信号幅度以控制连续时间线性均衡器。第一平均信号幅度包括被均衡的信号中第一数据模式集合的平均信号幅度，并且第二平均信号幅度包括被均衡的信号中第二数据模式集合的平均信号幅度。
[0007]另一个实施例涉及接收机均衡的方法。被接收的信号由连续时间线性均衡器所接收，该连续时间线性均衡器输出被均衡的信号。被均衡的信号由输出数据信号的数据感测放大器锁存器锁存。被均衡的信号和参考电压信号之间的幅度由误差感测放大器锁存器进行比较，如果被均衡的信号的幅度大于参考电压信号的幅度，该误差感测放大器锁存器以正数差状态输出误差信号，否则以负数差状态输出误差信号。第一平均信号幅度被确定以控制参考电平信号。第二平均信号幅度被确定来控制连续时间线性均衡器。第一平均信号幅度包括被均衡的信号中第一数据模式集合的平均信号幅度，并且第二平均信号幅度包括被均衡的信号中第二数据模式集合的平均信号幅度。
[0008]其他实施例和特征也被公开。
【专利附图】
【附图说明】
[0009]图1是根据本发明的一个实施例用于均衡器适配的电路的方框图，
[0010]图2是根据本发明的一个实施例使用图1的电路的均衡器适配方法的流程图，
[0011]图3是根据本发明的一个实施例用于均衡器适配的替代电路的方框图，
[0012]图4是根据本发明的一个实施例使用图3的电路的均衡器适配方法的流程图，
[0013]图5是根据本发明的一个实施例用于同时使用CTLE和DFE的均衡器的适配的电路的方框图，
[0014]图6是根据本发明的另一个实施例用于同时使用CTLE和DFE的均衡器的适配的替代电路的方框图，
[0015]图7是根据本发明的一个实施例所配置的高频数据模式识别器的门级电路图，
[0016]图8示出根据本发明的一个实施例可能在均衡之前被接收的示例差分信号，
[0017]图9是根据本发明的一个实施例在背板之后的示例接收信号的眼图，
[0018]图10示出根据本发明的一个实施例差分参考电压信号和均衡控制信号的使用第一配置的适配设置，
[0019]图11是根据本发明的一个实施例在使用第一配置适配之后的示例接收信号的眼图，
[0020]图12示出根据本发明的一个实施例差分参考电压信号和均衡控制信号的使用第二配置的适配设置，
[0021]图13是根据本发明的一个实施例在使用第二配置适配之后的示例接收信号的眼图，
[0022]图14示出根据本发明的一个实施例差分参考电压信号和均衡控制信号的使用第三配置的适配设置，
[0023]图15是根据本发明的一个实施例在使用第三配置适配之后的示例接收信号的眼图，
[0024]图16示出根据本发明的一个实施例差分参考电压信号、均衡控制信号和DFE抽头值的使用第一 CTLE/DFE配置的适配设置，
[0025]图17是根据本发明的一个实施例在使用第一 CTLE/DFE配置适配之后的示例接收信号的眼图，
[0026]图18示出根据本发明的一个实施例差分参考电压信号、均衡控制信号和DFE抽头值的使用第二 CTLE/DFE配置的适配设置，
[0027]图19是根据本发明的一个实施例在使用第二 CTLE/DFE配置适配之后的示例接收信号的眼图，
[0028]图20是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化的局部方框图，以及
[0029]图21是可以使用本发明技术的示例性数字系统的方框图。【具体实施方式】
[0030]本公开内容提供了用于均衡的数字适配方案，该方案可以用最小的附加硬件电路来实施。如下面所描述的，方案的性能可以依赖于选择由高频数据模式识别器电路所识别的数据模式或多种数据模式。适配方案可以用CTLE进行实施，或者同时用CTLE和DFE 二者进行实施。通过调整CTLE和DFE的循环计数器，可以在它们之间分配均衡能力。
[0031]图1是根据本发明的一个实施例用于均衡器适配的电路100的方框图，并且图2是使用图1的电路100的均衡器适配方法200的流程图。如图1所示，均衡器适配电路100包括连续时间线性均衡(CTLE)电路102、感测放大器(SA)锁存器112、误差SA锁存器114、高频数据模式识别器122、高频(HF)计数器132、参考计数器134和数模转换器(D/A) 142。
[0032]对于图2中的框202，CTLE电路102可以从串行通信信道接收差分信号(接收信号或RX信号)，并且CTLE电路102可以对RX信号应用均衡，并且输出被均衡的信号给SA锁存器112和误差SA锁存器114。被均衡的信号也可以是差分信号。注意，根据本发明的一个实施例，CTLE电路102被数字地控制。
[0033]对于图2中的框204，误差SA锁存器114可以起到比较器电路的作用，该误差SA锁存器对CTLE电路102输出的被均衡的信号的幅度和D/A转换器142输出的参考电压(Vref)信号的幅度进行比较。如果被均衡的信号是差分信号，那么Vref信号也是差分信号。误差SA锁存器114的输出是指示比较结果的符号位的数字信号。例如，如果被均衡的信号的幅度大于Vref的幅度，则误差SA锁存器114可以输出逻辑I (指示被均衡的信号的幅度更大)；否则，误差SA锁存器114可以输出逻辑O (指示均衡信号的幅度不是更大)。误差SA锁存器114的数字输出被提供给HF计数器132和参考计数器134。
[0034]对于图2中的框214，如果由误差SA锁存器114输出的误差信号指示被均衡的信号的幅度大于Vref的幅度，则参考计数器134可以被加1，如模块216所示。否则，如果误差信号指示被均衡的信号的幅度并非大于Vref的幅度，则参考计数器134可以减1，如模块218所示。
[0035]无论哪种情况，对于框220，D/A转换器142将来自参考计数器134的数字输出转换成模拟参考电压(Vref )。Vref是从D/A转换器142到误差SA锁存器114的输出。这样，第一电路回路完成。这一电路回路有效地平均了被均衡的信号的幅度以产生Vref。换句话说，图1中的Vref是被均衡的信号的平均信号幅度。
[0036]对于图2中的框206, SA锁存器112根据输入信号是否大于或者小于阈值,有效地将被均衡的信号”切”成逻辑I或逻辑O。换句话说，SA锁存器112将被均衡的信号转换成数字信号。SA锁存器112的输出是被提供给HF数据模式识别器122的数字信号。
[0037]对于框222，HF数据模式识别器122可以被配置为识别一个或多个“振荡的”数据模式(指定的高频数据模式)。下面结合图7描述了用于HF数据模式识别器122的示例电路 700。
[0038]在指定的高频数据模式未被识别时，HF数据模式识别器122可以撤销对HF计数器132的启用信号(参见框222和226之间的箭头)。在这种情况下，没有对框226中的HF计数做出改变。换句话说，HF计数器132的值保持不变。
[0039]另一方面，在指定的高频数据模式被识别时，HF数据模式识别器122可以断言对HF计数器132的启用信号(参见框222和228之间的箭头)。在这种情况下，对于模块228，可以关于由误差SA锁存器114输出的误差信号是否指示被均衡的信号的幅度大于Vref的幅度做出决定。如果由误差SA锁存器114输出的误差信号指示在所识别的高频模式期间，被均衡的信号的幅度大于Vref的幅度，则HF计数可以减1，如模块230所示。否则，如果误差信号指示被均衡的信号的幅度并非大于Vref的幅度，则HF计数可以加1，如模块232所
/Jn ο
[0040]无论哪种情况，对于框234，HF计数器132输出HF计数以直接地驱动CTLE电路102的数字控制输入，其控制应用于CTLE电路102的高频增益。对于框234，CTLE电路102基于HF计数调整其高频增益。这样，第二电路回路完成。这一电路回路有效地平均了所选择的均衡信号的高频部分的幅度。这一平均幅度(由HF计数来表示)被用于调整CTLE电路102的高频增益。
[0041]图3是根据本发明的一个实施例用于均衡器适配的替代电路300的方框图，并且图4是使用图3的电路300的均衡器适配方法400的流程图。类似于图1的电路100，图3的电路300包括CTLE电路102、SA锁存器112、误差SA锁存器114、高频数据模式识别器122、HF计数器132、参考计数器134和数模转换器(D/A) 142。类似于图2的方法200，图4的方法 400 包括框 202、204、206、214、216、218、220、222、224、226、228、230、232 和 234。
[0042]此外，图3的电路300包括低频(LF)数据模式识别器324，其用于启用/禁用参考计数器134。参考计数器134的启用/禁用在下面结合图4中的框408到412进行描述。
[0043]LF数据模式识别器324从SA锁存器112接收数字信号。对于框408，LF数据模式识别器324识别数字信号中的一个或多个长串行比特模式(指定的低频数据模式)。
[0044]在指定的低频数据模式未被识别时，LF数据模式识别器324可以撤销对参考计数器134的启用信号(参见框410和412之间的箭头)。在这种情况下，不对框412中的参考计数做出改变。换句话说，参考计数器134的数值保持不变。
[0045]另一方面，在指定的低频数据模式被识别时，LF数据模式识别器324可以断言对参考计数器134的启用信号(参见框块410和214之间的箭头)。在这种情况下，方法400继续执行由框214到220所指示的过程以调整Vref，并且完成第一电路回路。
[0046]在图1的电路100中(没有LF数据模式识别器)，参考计数器监测所有的信号模式幅度。因此，图1中的Vref表示整体平均信号幅度，并且第一电路回路将把高频数据模式调整到信号的整体平均。
[0047]在图3的电路300中(含有LF数据模式识别器)，参考计数器只针对指定的低频数据模式监测信号模式幅度。因此，图3中的Vref表示用于指定的低频数据模式的平均信号幅度，并且第一电路回路将把高频数据模式有效地调整到信号包络的最大值。
[0048]图5是根据本发明的一个实施例用于同时采用CTLE和DFE的均衡器适配的电路500的方框图。类似于图1的电路100，图5的电路500包括CTLE电路102、SA锁存器112、误差SA锁存器114、高频数据模式识别器122、HF计数器132、参考计数器134和数模转换器(D/A)142。
[0049]此外，图5的电路500包括DFE适配电路502、信号乘法器(X) 504和信号加法器(+ ) 506。DFE适配电路502从SA锁存器112接收数字信号，并且还从误差SA锁存器114接收误差信号。在DFE适配电路502中，先前决定的比特被使用加权的抽头系数反馈。DFE适配电路502可以生成和输出增益信号。正如所示，DFE适配电路502可以包括平均和跟踪DFE的运动方向的DFE计数器503。
[0050]信号乘法器504可以从SA锁存器112接收数字信号，并且还从DFE适配电路502接收增益信号。信号乘法器504将均衡信号与增益信号相乘，并且把反馈信号提供给信号加法器506。
[0051]信号加法器506可以从CTLE电路102接收被均衡的信号，并且还从信号乘法器504接收反馈信号。信号加法器506将反馈信号和被均衡的信号相加以生成反馈均衡信号。反馈均衡信号从信号加法器506输出到SA锁存器112和误差SA锁存器114中。
[0052]图6是根据本发明的另一个实施例的用于采用CTLE和DFE的均衡器适配的替代电路600的方框图。类似于图3的电路300，图6的电路600包括CTLE电路102、SA锁存器112、误差SA锁存器114、高频数据模式识别器122、低频数据模式识别器324、HF计数器132、参考计数器134，和数模转换器(D/A) 142。类似于图5的电路500，图6的电路600包括DFE适配电路502、信号乘法器(X) 504和信号加法器(+ ) 506。
[0053]图7是根据本发明的一个实施例所配置的示例高频数据模式识别器700的门级电路图。高频数据模式识别器700可以在例如图1、3、5或6的任一电路中被使用。
[0054]正如所示，模式识别器电路700的输入包括P极化输入数据信号和η极化输入数据信号(in_p和in_n)，它们可以从SA锁存器112和对应的p极化时钟信号和η极化时钟信号(ck_p和ck_n)中接收到。高频模式识别器电路700的输出包括P极化输出数据信号和η极化输出数据信号(out_p和out_n)。
[0055]在图7所描绘的示例中，高频数据模式识别器700包括四个D类触发电路(DFF702、DFF704、DFF706 和 DFF708)、两个 XNOR 门(712 和 718)、两个 XOR 门(714 和 716)和两个AND门(720和722)。在所描绘的示例中，该触发器和该逻辑门被配置为识别110/001模式(即110模式或001模式)。通过重新配置电路，高频数据模式识别器700可以被配置为识别其他数据模式。
[0056]图8示出根据本发明的一个实施例可以在均衡之前被接收的示例差分信号。如在图8可看到的，相较于高频数据模式，低频模式通常具有更高的幅度。
[0057]图9是根据本发明的一个实施例在背板之后(且在均衡之前)的示例接收信号的眼图。在这个示例中的接收信号是基于伪随机二进制序列、尤其是基于PRBS-7生成的。正如可看到的，图9中的眼图指示信号的质量是不好。
[0058]101/010和第三比特
[0059]在第一配置中，高频模式识别器被设置为识别101和010模式，并且HF计数器被设置为根据针对识别模式的第三比特的误差信号而变化。换句话说，第一配置识别101和010模式，并且监测第三比特。
[0060]图10示出在使用第一配置的仿真期间的适配设置。特别地，参考电压信号(vrefp和vrefn)和均衡控制信号(CTLE控制)的设置被示出为时间的函数。正如所看到的，参考电压信号(vrefp和vrefn之间的差)和均衡控制信号都增加，直到达到稳定的状态。
[0061]图11是根据本发明的一个实施例在使用第一配置的适配之后的示例接收信号的眼图。虽然和图9相比信号质量被改善，但是使用第一配置，信号未被充分均衡。
[0062]101/010 和第二比特[0063]在第二配置中，高频模式识别器被设置为识别101和010模式，并且HF计数器被设置为根据针对识别模式的第二比特的误差信号而变化。换句话说，第二配置识别101/010模式并且监测第二比特。
[0064]图12示出在使用第二配置的仿真期间的适配设置。特别地，参考电压信号(vrefp和vrefn)和均衡控制信号(CTLE控制)的设置被示出为时间的函数。正如所看到的，参考电压信号(vrefp和vrefn之间的差)和均衡控制信号都增加，直到达到稳定的状态。
[0065]图13是根据本发明的一个实施例在使用第二配置适配之后的示例接收信号的眼图。虽然和图9相比信号质量被改善，但是使用第二配置，信号被过度均衡。
[0066]110/001和第三比特
[0067]在第三配置中，高频模式识别器被设置为识别110和001模式，并且HF计数器被设置为根据针对识别模式的第三比特的误差信号而变化。换句话说，第三配置识别110/001模式，并且监测第三比特。[0068]图14示出在使用第三配置的仿真期间的适配安排。特别地，参考电压信号(vrefp和vrefn)和均衡控制信号(CTLE控制)的设置被示出为时间的函数。正如所看到的，参考电压信号(vrefp和vrefn的差别)和均衡控制信号都增加，直到达到稳定的状态。
[0069]图15是根据本发明的一个实施例在使用第三配置适配之后的示例接收信号的眼图。正如所看到的，和图9相比信号质量被改善很多，而且与图11和13相比信号质量也被改善。在这种配置下，信号被很好地均衡。
[0070]现在讨论为什么第三配置提供改善的均衡结果的解释。为了解释不同的数据模式给出不同均衡结果的原因，让我们假设在当前时刻t=0时接收信号为:
[0071]R(t)t=0=D_1*K_1+D0*K0+D1*K1+D2*K2+ Σ (Di^Ki)(等式 I)
[0072]其中I1是将被接收的下一个比特，D0是当前比特办是i比特之前接收的数据。IC1是第一前标记权重屯是第i个后标记权重。如果通信数据是伪随机信号，则Σ (DjKi)的平均应该等于零。
[0073]考虑识别“101/010”数据模式并且监测第三比特。在这种情况下，在第三比特上幅度的平均等于
[0074]AVG (R(t)t=。)=AVG(DfKc^DfKJDdK2)(等式 2)
[0075]=KcrK-KjK2)当 D0|, D11, D2I=I (等式 3)
[0076]没有ISI的情况下，接收信号幅度的平均应该等于I。所以，适配引擎尽力降低(-K^K2) =O0这意味着它只移除了第一前标记ISI (符号间干扰)，减去第二后标记ISI。如图11所示，这将不能充分均衡信号。
[0077]现在考虑识别“101/010”数据模式并且监测第二比特。经过平均以后，接收信号
幅度是:
[0078]AVG (R (t) t=0) =AVG (Dc^KdDJK-ADfK1)(等式 4 )
[0079]=K0+(-1LfK1)(等式 5)
[0080]这意味着适配引擎尽力消除第一前标记ISI和第一后标记ISI。然而，CTLE的当前结构不能减少前标记ISI。这将使得引擎过度估计第一后标记ISI，并且导致如图13所示的过度均衡。
[0081]最后考虑识别“110/001”数据模式并且监测第三比特。在这种情况下，经过平均以后，接收信号的幅度是:
[0082]AVG (R (t) t=0) =AVG (Dc^K-JDfKJDdK2)
[0083]=K0+ (-K1-K2)
[0084]因此，在这种情况下，该引擎将消除第一和第二后标记ISI。正如上面在图15中所示，这提供了最优均衡
[0085]CTLE和DFE两者的适配
[0086]根据本发明的一个实施例，CTLE适配和DFE适配二者可以同时都工作。上面结合图5和图6给出了具有CTLE适配和DFE适配两者的示例电路。
[0087]通过改变相关的带宽，我们能够设置是否CTLE或者DFE在均衡中承担更重的角色。可以通过设置针对回路的计数器数，完成CTLE和DFE适配回路的相关带宽的设置。如果DFE计数器503被设置得更低，或者CTLE计数器(即HF计数器132)被设置得更高，则相对于DFE，CTLE在均衡中承担更重的角色。另一方面，如果DFE计数器503被设置得更高，或者CTLE计数器(即HF计数器132)被设置得更低，则相对于DFE，CTLE在均衡中承担更轻的角色。这是因为在数字适配回路中，计数器担当环路滤波器的角色。降低计数器的值导致回路带宽的增加。
[0088]DFE计数器设置为256 ；CTLE计数器设置为32
[0089]在图5所描绘的电路500的第一 CTLE/DFE配置中，DFE计数器503可以被设置为256，并且CTLE计数器(即HF计数器132)可以被设置为32。同时，CTLE适配电路可以被配置使高频模式识别器被设置为识别110和001模式、以及HF计数器132被设置为为根据针对识别的模式的第三比特的误差信号而变化。
[0090]图16示出根据本发明的一个实施例在使用第一 CTLE/DFE配置的仿真期间的适配设置。特别地，参考电压信号(vrefp和vrefn)、均衡控制信号(CTLE控制)和DFE抽头值的设置被示出为时间的函数。正如所看到的，参考电压信号(vrefp和vrefn之间的差),均衡控制和DFE抽头值中的每项随着时间稳定到稳定的状态。在这个例子中，DFE第一抽头被示出为稳定到为二进制1010，并且DFE第二抽头被示出为稳定到二进制011。图17示出了在使用第一 CTLE/DFE配置适配之后的示例接收信号的眼图。
[0091]DFE计数器设置为1024 ；CTLE计数器设置32
[0092]在图5所描绘的电路500的第二 CTLE/DFE配置中，DFE计数器503可以被设置为1024，并且CTLE计数器(即HF计数器132)可以被设置为32。同时，CTLE适配电路可以被配置使高频模式识别器被设置为识别110和001模式，以及HF计数器132被设置为根据针对识别的模式的第三比特的误差信号而变化。
[0093]图18示出根据本发明的一个实施例使用第二 CTLE/DFE配置的参考电压信号、均衡控制信号和DFE抽头值的时间演进。特别地，参考电压信号(vrefp和vrefn)、均衡控制信号(CTLE控制)和DFE抽头值的设置被示出为时间的函数。正如所看到的，参考电压信号(vrefp和vrefn之间的差)、均衡控制信号(CTLE控制)和DFE抽头值中的每项随着时间稳定到稳定的状态。在这个例子中，DFE第一抽头被示出稳定到二进制0100，以及DFE第二抽头被示出稳定到二进制010。图19示出在使用第二 CTLE/DFE配置适配之后的示例接收信号的眼图。
[0094]示例FPGA和数字系统[0095]图20是可以包括本发明多个方面的现场可编程门阵(FPGA) 10的简化的局部方框图。将理解，本发明的实施例能够被用于各种类型的集成电路，诸如现场可编程门阵(FPGA)、可编程逻辑设备(PLD)、复杂可编程逻辑设备(CPLD)、可编程逻辑阵列(PLA)、数字信号处理器(DSP)和专用集成电路(ASIC)。
[0096]FPGAlO在其“核”中包括可编程逻辑阵列块(或者LAB) 12的两维阵列，该两维阵列通过列互连导体与行互连导体的网络互连，该互连导体是可变长度和速度的。LAB12包括多个(例如，十个)逻辑元件(或者多个LE)。
[0097]LE是提供用于用户定义的逻辑功能的有效实施的可编程逻辑块。FPGA具有许多逻辑元件，其能够被配置为实施各种组合的和串行的功能。逻辑元件可以使用可编程互连结构。可编程互连结构能够被编程为以几乎任何期望的配置来互连逻辑元件。
[0098]FPGAlO还可以包括分布式存储器结构，其包括在整个阵列中提供的可变大小的随机存取存储器(RAM)块。RAM块包括，例如，块14、块16和块18。这些存储器块还能够包括移位寄存器和FIFO缓冲器。
[0099]FPGAlO可以进一步包括数字信号处理(DSP)块20，该DSP块能够实施，例如，具有加法或减法特征的乘法器。在这个例子中，位于围绕在芯片外围的输入/输出元件(Ι0Ε)22支持许多单端型和差分输入/输出标准。每个10E22被联结到FPGAlO的外部接线端子(即引脚)上。收发机(TX/RX)信道阵列可以被如所示布置，例如，使每个TX/RX信道电路30联结到几个LAB。除了其他电路，TX/RX信道电路30可以包括本文中所描述的接收机均衡电路。
[0100]将理解，FPGAlO在本文中只为示意性目的被描述，并且本发明可以在许多不同类型的PLD、FPGA和ASIC上实施。此外，本发明可以在具有FPGA作为几个部件之一的系统上实施。
[0101]图21示出可使用本发明技术的示例性数字系统的方框图。系统50可以是编程的数字计算机系统、数字信号处理系统、专门的数字切换网络或者其他处理系统。另外，这样的系统能够被设计用于各种各样的应用，诸如电信系统、自动化系统、控制系统、消费电子、个人计算机、互联网通信和网络等。进一步，系统50可以在单板上，多板上，或者在多种附件之内被提供。
[0102]系统50包括通过一个或多个总线互连在一起的处理单元52、存储单元54和输入/输出(I/O)单元56。根据这个示例性实施例，FPGA58被嵌入在处理单元52中。FPGA58能够服务在系统50内的多种不同目的。例如，FPGA58能够是支持处理单元52的内部和外部操作的逻辑构造块。FPGA58被编程以实施必要的逻辑功能，从而进行它在系统操作中特定的角色。FPGA58能够通过连接60被特定地联结到存储器54上，以及通过连接62被特定地联结到I/O单元56上。
[0103]处理单元52可以将数据引导到合适的系统部件用于处理或存储、执行在存储器54上存储的程序，通过I/O单元56接收和发送数据，或者其他类似的功能。处理单元52可以是中心处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、被编程作为控制器使用的现场可编程门阵列、网络控制器或者任何类型的处理器或控制器。此外，在多种实施例中，常常不需要CPU。
[0104]例如，替代CPU，一个或多个FPGA58可以控制系统的逻辑操作。作为另一个示例，FPGA58充当可重新配置的处理器的角色，其可以根据需要被重新编程以处理特定的计算任务。替代地，FPGA58本身可以包括嵌入的微处理器。存储单元54可以是随机存取存储器(RAM)、只读存储器(ROM)、固定磁盘或软盘介质、闪存、磁带，或者任何其他存储方式，或者这些存储方式的任何组合。
[0105]在以上的描述中，给出了各种特定细节以提供本发明实施例的全面理解。但是，本发明的示例的实施例的以上描述不旨在于详尽说明或者是将本发明限制到所公开的精确形式。相关领域的技术人员将认识到，本发明能够在没有这些特定的细节中的一个或多个特定细节的情况下被应用，或者使用其他的方法、部件等被应用。
[0106]在其他的实例中，熟知的结构或操作没有被详细的示出或描述，以避免模糊了本发明的方面。虽然本发明的特定实施例和示例为示例的目的被描述，正如相关领域的技术人员将认识到的，在本发明的范围内各种等效的修改是可能的。，这些修改是可以根据以上详细的描述针对本发明进行的。
【权利要求】
1.一种用于数据链路的均衡器电路，所述均衡器电路包括: 连续时间线性均衡器，用于接收被接收的信号并且输出被均衡的信号； 第一电路回路，所述第一电路回路接收所述被均衡的信号并且确定第一平均信号幅度，其中所述第一平均信号幅度包括所述被均衡的信号的平均信号幅度；以及 第二电路回路，所述第二电路回路接收所述被均衡的信号并且确定第二平均信号幅度，其中所述第二平均信号幅度包括所述被均衡的信号的高频部分的平均信号幅度。
2.根据权利要求1所述的均衡器电路，其中所述第一电路回路包括: 误差感测放大器锁存器，所述误差感测放大器锁存器比较所述被均衡的信号和参考电压信号之间的幅度，并且如果所述被均衡的信号的幅度大于所述参考电压信号的幅度，则所述误差感测放大器锁存器以正数差状态输出误差信号，否则以负数差状态输出所述误差信号; 第一计数器，所述第一计数器输出第一数字计数，如果所述误差信号是处于所述正数差状态，则所述第一数字计数被增加，并且如果所述误差信号是处于所述负数差状态，所述第一数字计数被减小；以及 数模转换器，所述数模转换器将所述第一数字计数转换成所述参考电压信号。
3.根据权利要求2所述的均衡器电路`，其中所述第二电路回路包括: 数据感测放大器锁存器，所述数据感测放大器锁存器使用时钟信号锁存所述被均衡的信号，并且输出数据信号； 数据模式识别器，所述数据模式识别器接收数据信号，并且在高频数据模式被识别时断言计数器启用信号； 第二计数器，所述第二计数器输出第二数字计数，并且在所述计数器启用信号被断言时，如果所述误差信号处于所述正数差状态，所述第二计数器被减小，并且如果所述误差信号处于所述负数差状态，所述第二计数器被增加；以及 控制电路，所述控制电路接收所述第二数字计数，并且使用所述第二数字计数以控制所述连续时间线性均衡器的高频增益。
4.根据权利要求2所述的均衡器电路，其中所述高频数据模式包括来自于包含110和001的一组数据模式中的数据模式，以及其中在确定所述误差信号时，所述误差感测放大器锁存器比较针对所述数据模式的第三比特的所述被均衡的信号和所述参考电平信号之间的幅度。
5.根据权利要求1到4中任一权利要求所述的均衡器电路，进一步包括: 判决反馈均衡(DFE)适配电路，所述DFE适配电路从所述数据感测放大器锁存器接收所述数据信号并且从所述误差感测放大器锁存器接收所述误差信号，并且输出DFE增益信号。
6.根据权利要求5所述的均衡器电路，进一步包括: 信号乘法器，所述信号乘法器将来自所述数据感测放大器锁存器的所述数据信号与所述DFE增益信号相乘以生成调整信号；以及 信号加法器，所述信号加法器将所述调整信号与来自所述连续时间线性均衡器的所述被均衡的信号相加。
7.一种接收机均衡方法，所述方法包括:通过输出被均衡的信号的连续时间线性均衡器接收被接收的信号； 通过输出数据信号的数据感测放大器锁存器锁存被均衡的信号； 通过误差感测放大器锁存器比较所述被均衡的信号和参考电压信号之间的幅度，如果所述被均衡的信号的幅度大于所述参考电压信号的幅度，则所述误差感测放大器锁存器以正数差状态输出误差信号，否则以负数差状态输出所述误差信号； 确定第一平均信号幅度以控制所述参考电压信号，其中所述第一平均信号幅度包括所述被均衡的信号中的第一数据模式集合的平均信号幅度；以及 确定第二平均信号幅度以控制所述连续时间线性均衡器，其中所述第二平均信号幅度包括所述被均衡的信号中的第二数据模式集合的平均信号幅度。
8.根据权利要求7所述的方法，其中确定所述第一平均信号幅度包括: 在所述第一数据模式集合中的数据模式被识别时，断言第一计数器启用信号； 在所述第一计数器启用信号被断言并且所述误差信号处于所述正数差状态时，使得输出第一数字计数的第一计数器增加； 在所述第一计数器启用信号被断言并且所述误差信号处于所述负数差状态时，使得所述第一计数器减小； 将所述第一数字计数转换成所述参考电平信号。
9.根据权利要求8所述的方法，其中确定所述第二平均信号幅度包括: 在所述第二数据模式集合`中的数据模式被识别时，断言第二计数器启用信号； 在所述第二计数器启用信号被断言时，如果所述误差信号处于所述正数差状态，则使得输出第二数字计数的第二计数器减小； 在所述第二计数器启用信号被断言时，如果所述误差信号处于所述负数差状态，则使得所述第二计数器增加； 使用所述第二数字计数以控制连续时间线性均衡器。
10.根据权利要求9所述的方法，其中所述第一数据模式集合包括低频数据模式。
11.根据权利要求10所述的方法，其中所述第二数据模式集合包括高频数据模式，并且其中所述第二数字计数被用于控制所述连续时间线性均衡器的高频增益。
12.根据权利要求11所述的方法，其中所述第二数据模式集合包括110数据模式和001数据模式，并且其中所述误差感测放大器锁存器在确定所述误差信号时比较针对所述数据模式的第三比特的所述被均衡的信号和参考电平信号之间的幅度。
13.根据权利要求7到12中任一权利要求所述的方法，进一步包括: 通过判决反馈均衡(DFE)适配电路接收所述数据信号和所述误差信号；以及 通过所述DFE适配电路，基于所述数据信号和所述误差信号生成DFE增益信号。
14.根据权利要求13所述的方法，进一步包括: 将来自所述数据感测放大器锁存器的所述数据信号和所述DFE增益信号相乘以生成调整信号；以及 将所述调整信号和来自所述连续时间线性均衡器的所述被均衡的信号相加。
【文档编号】H04L25/03GK103873403SQ201310680888
【公开日】2014年6月18日 申请日期:2013年12月12日 优先权日:2012年12月14日
【发明者】W·刘 申请人:阿尔特拉公司