一种数字无线站的制作方法
【专利摘要】本实用新型公开一种数字无线站，包括ARM、时钟芯片，还包括逐级相连的射频电路、双通道模数转换芯片、主处理芯片、数模转换芯片，ARM分别与主处理芯片和双通道模数转换芯片相连；所述模数转换芯片用于将射频电路输入的中频为76.8MHZ的GSM帧信号，通过61.44MHZ采样得到频点为15.36MHZ、数据速率为61.44MHZ的数字信号并输入主处理芯片；所述主处理芯片用于对数字信号进行数字信号滤波、频率搬移、自动频率校正最终生成输入数据至同步控制电路；同步控制电路用于根据输入数据产生输出电压控制晶振时钟脉冲CP实现频率校正。
【专利说明】一种数字无线站
【技术领域】
[0001 ] 本实用新型涉及一种实现自动频率校正的数字无线站。
【背景技术】
[0002]在无线通信系统中，收发无线站之间为了确保正常通信，必须保证接收端的频率源信号频率与发射频端的频率源信号的频率一致，以达到同步的目的，才能正确解调用户传输的信号。
[0003]常规的数字无线站为了达到同步，收发两端都采用了高精度的晶体振荡器其价格昂贵，同时长时间使用后会出现频率漂移，收发两端就会出现频偏，需要定期进行人工进行频率校正，对于某些无线站使用廉价晶振，因时间久远使得其稳定度降低，这样就会对接收到的数据附加一个频率偏移，这样就会导致近远端系统频率存在频偏，远端没法解调近端的信号，使得近远端无法同步。
实用新型内容
[0004]为解决上述拘束问题，本实用新型采用的一个技术方案是:
[0005]提供一种数字无线站，包括ARM、时钟芯片，所述数字无线站还包括逐级相连的射频电路、双通道模数转换芯片、主处理芯片、数模转换芯片，所述双通道模数转换芯片接入主处理芯片的输入端，所述主处理芯片的输出端通过数模转换芯片连接至射频电路，ARM分别与主处理芯片和双通道模数转换芯片相连；所述模数转换芯片用于将射频电路输入的中频为76.8MHZ的GSM帧信号，通过61.44MHZ采样得到频点为15.36MHZ、数据速率为61.44MHZ的数字信号并输入主处理芯片；所述主处理芯片用于对数字信号进行数字信号滤波、频率搬移、自动频率校正最终生成输入数据至同步控制电路；同步控制电路用于根据输入数据产生输出电压控制晶振时钟脉冲CP实现频率校正；所述主处理芯片包括FCCH信道检测电路、频偏校正电路、频率误差估算计算电路；变频抽取滤波电路用于对接收到的数字信号进行下变频抽取滤波，得到269.473K的GSM信号；FCCH信道检测电路用于对GSM信号进行FCCH检测获取FCCH信号；频偏校正电路用于将FCCH数据拟合成直线的斜率并解调出输出斜率；频率误差估算计算电路用于将输出斜率与理想斜率进行比较计算出斜率偏差值相应得到频率偏差值，然后根据斜率偏差值通过查找表得到同步控制电路的输入数据并将输入数据配置给同步控制电路；所述同步控制电路用于根据输入数据产生输出电压控制晶振时钟脉冲CP实现频率校正。
[0006]本实用新型的数字无线站，通过将下行的射频信号下变至数字中频，然后经过模数转换成数字信号，输入FPGA进行数字信号处理以及相关的同步信号获取，通过一个常用的压控晶振(VCO)和一些控制电路实现自动频率校正，不但降低了数字无线站的成本，同时同步频率的精度也较高，无需人工校频，实现智能的频率校正。
【专利附图】
【附图说明】[0007]图1是本实用新型数字无线站的结构框图；
[0008]图2是是主处理芯片的结构框图；
[0009]图3是本实用新型一实例中数字无线站的硬件原理框图；
[0010]图4是图3中同步控制电路的电路框图。
[0011]主要元件符号说明
[0012]主处理芯片I
[0013]同步控制电路2
[0014]变频抽取滤波电路10
[0015]FCCH信道检测电路20
[0016]频偏校正电路30
[0017]射频电路3
[0018]双通道模数转换芯片4
[0019]数模转换芯片 5
[0020]ARM6
【具体实施方式】
[0021]为详细说明本实用新型的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。
[0022]在GSM系统中，在下行过程中，基站的信号经过近端数字无线站，近端数字无线站通过射频无线发射至远端数字无线站，远端数字无线站将下行的信号通过射频发射给移动台接收，上行反之。其中，移动台和基站必须正确的同步才能进行正常通信，同步的前提就是捕获频率校正信号(FCCH)。
[0023]本实用新型主要是通过对基站下行的FCCH的捕获，估算出信号的频率偏移，对近端数字无线站的频率源进行自动校正，使近端数字无线站的频率源在频率的精度允许范围内跟踪于基站下行的信号的FCCH信道，同样，远端的无线接收设备也将通过近端数字无线站发射基站的下行同步信号进行自动校正，以达到近远端数字无线站同步的目的。具体地址，主要是通过将下行的射频信号下变至数字中频，然后经过模数转换成数字信号，输入FPGA进行数字信号处理，以及相关的同步信号获取，通过一个常用的压控晶振(VCO)和一些控制电路便可实现，不但降低了数字无线站的成本，同时同步频率的精度也较高，无需人工校频，实现智能的频率校正。
[0024]GSM系统中的无线接口综合了频分多址和时分多址技术，传输的单位是156个调制比特的序列为一个突发，突发占用200KHZ的频带宽度，持续时间为0.577ms为一个时隙，对于单载波小区，一般时隙O映射为BCCH信道(FCCH+SCH+BCCH+CCCH，main BCCH组合)，对于下行的51复帧结构，在该公共控制信道中，FCCH脉冲占有其中的第0、10、20、30、40帧。因此检测到FCCH后，便可确定SCH的位置，同时FCCH结构比较特殊，有用数据为142全0，这样的结构便于移动台更好地捕获。理想情况下，如果不是全O或全I序列，则必然存在相邻符号间的相位差为-Π/2的情况，如果再对该信号作-Π/2的相位反转，则相邻符号的相位差为-Π，而对于FCCH信道，相邻符号经过反转后的相位差为O。GSM系统采用GMSK调制方式，调制后的FCCH是一个纯正弦波，因此可以通过解其相位的变化来纠正频率的偏差。[0025]请参阅图1，是本实用新型数字无线站的结构框图，所述数字无线站包括ARM6、时钟芯片7，还包括逐级相连的射频电路3、双通道模数转换芯片4、主处理芯片1、数模转换芯片5，所述双通道模数转换芯片4接入主处理芯片I的输入端，所述主处理芯片I的输出端通过数模转换芯片5连接至射频电路3，ARM分别与主处理芯片I和双通道模数转换芯片4相连。
[0026]模数转换芯片5用于将射频电路3输入的中频为76.8MHZ的GSM帧信号，通过61.44MHZ采样得到频点为15.36MHZ、数据速率为61.44MHZ的数字信号并输入主处理芯片
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[0027]所述主处理芯片I用于对数字信号进行数字信号滤波、频率搬移、自动频率校正最终生成输入数据至同步控制电路。
[0028]同步控制电路2由稳压芯片、与稳压芯片相连数模转换电路、以及与所述数模转换电路连接的压控晶振，同步控制电路2用于根据输入数据产生输出电压控制晶振时钟脉冲CP实现频率校正。
[0029]请参阅图2，是主处理芯片的结构框图。所述主处理芯片I包括变频抽取滤波电路10、FCCH信道检测电路20、频偏校正电路30、频率误差估算计算电路40。
[0030]变频抽取滤波电路10用于对接收到的经过采样的频点为15.36MHZ，数据速率为61.44MHZ的数字信号进行下变频抽取滤波，得到269.473K的GSM信号。
[0031 ] FCCH信道检测电路20用于对GSM信号进行FCCH检测获取FCCH信号。
[0032]理想情况下，FCCH接收信号的相位为:
[0033]Φ (?) = Φ0+Π/(2*Ts)*t公式 I`[0034]其中，Ts=l/fs=l/270.833kbit/s=3.7us，为一个符号周期。但实际环境存在相位误差εηα)，设接收到信号的频率偏移为Af，则一条径时FCCH的接收信号可表示为:
[0035]Φ (?) = Φ0+Π/(2*Ts)*t+2n Δ f*t+ε n(t) 公式 2
[0036]令t=i*Ts，则离散的时间信号为:
[0037]Φ (i) = (ji0+n/2*i+2nAf*Ts*i+en(i)i=0，l，....，141 公式 3
[0038]对φ⑴依次进行_n/2i的相位补偿后，可得到:
[0039]Φ，α) = Φ，0+2Π Af*Ts*i+ε n(i) i=0，I，....，141 公式 4
[0040]由上式可以看到理想无噪声的情况下，序列索引i与相位Φ/是截距为Φ。’、斜率为k=2n Δ fTs的直线上的点。通过求直线斜率的方法得到斜率k，从而求出频偏Δ f。
[0041]频偏校正电路30用于将FCCH数据拟合成直线的斜率并解调出输出斜率，计算出斜率偏差值相应得到频率偏差值，然后根据斜率偏差值通过查找表得到同步控制电路的输入数据并将输入数据配置给同步控制电路2。
[0042]下面结合一具体实例对本实用新型进行详细的说明。请一并参阅图3、图4图3是本实用新型一实例中数字无线站的硬件原理框图。
[0043]图3中，AD58C28为11位的双通道模数转换芯片，两片DA5688是数模转换芯片，用于实现上下行两条链路的设计。主处理芯片FPGA是xilinx的X6cslx75t，由于FPGA是一种现场可编程器件，有较高的灵活性进行信号处理，只要修改软件便可以实现不同制式的系统及电路升级。AD9516是时钟芯片，用于给各个处理电路提供多路时钟。同步控制电路主要通过自动频率校正算法，计算出来的校正值去调整压控晶振以实现频率的校正。ARM主要是配置相关处理电路以及处理与外部的监控部分。射频电路部分的上下变频部分针对多种制式的系统设计。
[0044]图4是图3中同步控制电路的电路框图。同步控制电路主要是由稳定度较高的稳压芯片REF5050、串行16位精度的DAC8411、以及常规的压控晶振组成。由于本系统要求的精度较高，因此需要低噪声、低温漂、高精度电压参考芯片REF5050，具体指标:low temperature drift:-high-grade:3ppm/c> high accuracy:high-grade:0.05%> lownoise:3uVpp/V给DAC8411做准确电压参考，以保证精度的稳定性。同时需求高精度的DAC8411以便能实现较高精度的调节频率的偏移，具体的功能:FPGA通过自动校准算法，计算出当前的系统与基放下行的同步信号的频偏误差，再将此误差斜率通过查表的方式输出一个校正完的数据，将数据转换成模拟信号去控制压控晶振的CP端，以校正压控晶振的频率，最终使系统达到自动频率校正的目的。
[0045]基于上述的电路，天线接收经过低噪声输入然后经过射频电路的下变频到中频，输入模数转换芯片；模数转换芯片将模数转换成数字信号输入主处理芯片FPGA ；FPGA进行抽取、滤波、NCO下变频搬移至O频，然后经过压带处理，进行插值、滤波、NCO数字上变频，输出至数模转换芯片；数模转换芯片进行数模转换，输出给后端的射频电路进行上变频；最后经过上变频输出，再经过PA放大输出。
[0046]同时从下行模数转换芯片并行操作，通过混频抽取滤波输出269.473K的GSM信号，再通过此信号获取FCCH信道，解调出相关的斜率，进而计算出斜率的偏差到得频率的偏差，然后通过斜率的偏差进行查找表得到控制DAC8411的值，最后通过调整晶振的CP实现频率校正的功能。主要采用了 FPGA芯片进行滤波器及频率搬移、自动频率校正实现。
[0047]数字无线站信号处理电路主要在FPGA内部实现，模数转换芯片的采样时钟为61.44M，将射频下变的中 频信号转换成数字信号，即其采样率为61.44MSPS。此时分成两条链路:
[0048]一、是数字无线站的上下变频设计，主要是进行压带处理以便在无线的空间传输中抗干扰性较好，同时也不会占用一些特殊的信道。数据速率流程:61.44 — >15.36->3.84—>3.84—>15.36—>61.44，混频在61.44M位置混频，混频及滤波器采用三倍复用的方式，系统跑184.32M的时钟，为了将资源的合理利用，以下为抽取滤波器的设计:
[0049]61.44—>15.36这一级主要是采用CIC滤波器，由于此滤波器抑制要求不高同时只消耗slice，不用消耗DSP，因为后面的设计需要大量的DSP。
[0050]15.36—>3.84第二级主要是做防混叠的设计。
[0051]第三级3.84这级主要是进行单速率滤波，这级采样率较低这样容易达到较好的抑制。
[0052]在此列举15.36—>3.84这级滤波器的参数一共25阶
[0053]
[0.0001 0.0005 0.0012 0.0008 -0.0031
-0.0113 -0.0192 -0.0154 0.0129 0.0698
0.1430 0.2057 0.2304 0.2057 0.1430
0.0698 0,0129 -0.0154 -0.0192 -0.0113[0054]
-0.0031 0.0008 0,0012 0.0005 0.0001],
[0055]此滤波器是通过matlab的fdatool设计的。
[0056]上变频反之将3.84MSPS插取至61.44然后进行混频。其中压带处理，实际上是将外部接收的24M带宽多载波的信号下变频至O频，然后经过频率搬移压缩至4M或更小带宽，这个过程中便要求对滤波器的设计有很高的要求，以保证相邻载波之前不会有干扰。
[0057]二、外部输入中频为76.8MHZ的GSM帧信号，通过AD58C28进行61.44MHZ采样，得到频点为15.36MHZ、数据速率为61.44MHZ的信号，经过4*19*3倍降速与滤波，得到数据速率为269.473K的GSM信号，然后进行同频获取算法实现。该设计所采用的硬件结构极为简单，只需要一个资源充足的FPGA芯片，以及满足具体设计要求的ADC和DAC即可实现。
[0058]本实用新型的数字无线站，通过将下行的射频信号下变至数字中频，然后经过模数转换成数字信号，输入FPGA进行数字信号处理以及相关的同步信号获取，通过一个常用的压控晶振(VCO)和一些控制电路实现自动频率校正，不但降低了数字无线站的成本，同时同步频率的精度也较高，无需人工校频，实现智能的频率校正。
[0059]以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的【技术领域】，均同理包括在本实用新型的专利保护范围内。
【权利要求】
1.一种数字无线站，其特征在于，包括ARM、时钟芯片，所述数字无线站还包括逐级相连的射频电路、双通道模数转换芯片、主处理芯片、数模转换芯片，所述双通道模数转换芯片接入主处理芯片的输入端，所述主处理芯片的输出端通过数模转换芯片连接至射频电路，ARM分别与主处理芯片和双通道模数转换芯片相连； 所述模数转换芯片用于将射频电路输入的中频为76.8MHZ的GSM帧信号，通过61.44MHZ采样得到频点为15.36MHZ、数据速率为61.44MHZ的数字信号并输入主处理芯片；所述主处理芯片用于对数字信号进行数字信号滤波、频率搬移、自动频率校正最终生成输入数据至同步控制电路；同步控制电路用于根据输入数据产生输出电压控制晶振时钟脉冲CP实现频率校正； 所述主处理芯片包括FCCH信道检测电路、频偏校正电路、频率误差估算计算电路；变频抽取滤波电路用于对接收到的数字信号进行下变频抽取滤波，得到269.473K的GSM信号；FCCH信道检测电路用于对GSM信号进行FCCH检测获取FCCH信号；频偏校正电路用于将FCCH数据拟合成直线的斜率并解调出输出斜率；频率误差估算计算电路用于将输出斜率与理想斜率进行比较计算出斜率偏差值相应得到频率偏差值，然后根据斜率偏差值通过查找表得到同步控制电路的输入数据并将输入数据配置给同步控制电路；所述同步控制电路用于根据输入数据产生输出电压控制晶振时钟脉冲CP实现频率校正。
2.根据权利要求1所述的一种数字无线站，其特征在于，所述同步控制电路包括稳压芯片、与稳压芯片相连数模转换电路、以及与所述数模转换电路连接的压控晶振。
3.根据权利要求2所述的一种数字无线站，其特征在于，所述主处理芯片为FPGA，所述FPGA具体是X6cslx75t芯片。
4.根据权利要求2所述的一种数字无线站，其特征在于，同步控制电路是由稳压芯片REF5050、串行16位精度的数模转换芯片DAC8411、以及压控晶振组成。
【文档编号】H04L7/00GK203675102SQ201320839572
【公开日】2014年6月25日 申请日期:2013年12月18日 优先权日:2013年12月18日
【发明者】黄海峰, 张祖良 申请人:福建三元达通讯股份有限公司