时钟恢复的频率偏移的自动检测和补偿的制作方法

时钟恢复的频率偏移的自动检测和补偿的制作方法
【专利摘要】用于在点对点通信中对频率偏移进行自动检测和补偿的系统和方法。一种突发模式时钟和数据恢复(CDR)系统包括以第一频率接收的输入数据以及以第二频率操作的参考时钟。包括第一选通压控振荡器(GVCO)的主锁相环(PLL)被配置成将参考时钟的相位与输入数据的相位对齐并且提供相位误差信息和经恢复的时钟。由经恢复的时钟来控制第二GVCO以对输入数据进行采样。包括从第二GVCO到主PLL的反馈路径的频率对齐环路被配置成使用相位误差信息来校正第一频率和第二频率之间的频率偏移。在第二实施例中主PLL的时钟被供给由相位误差信息控制的内插器。
【专利说明】时钟恢复的频率偏移的自动检测和补偿
[0001] 公开领域
[0002] 所公开的各实施例涉及点对点通信中的时钟恢复和同步。更具体地，各示例性实 施例涉及检测发射机端和接收机端处的时钟之间的频率偏移以及发射机/接收机系统内 的频率偏移并且自动补偿该频率偏移。
[0003] 背景
[0004] 一般而言，点对点数据通信将要求时钟/数据频率在发射机端和接收机端之间要 同步。例如，参考图1A，通过发射机101和接收机102来解说单向发射机-接收机系统100。 数据在信道103中传送。发射机101以从参考时钟105导出的频率来操作，而接收机102 以从参考时钟106导出的频率来操作。尽管在理想情形情景中，参考时钟105和106两者 将以相同频率F振荡，但这一理想情形场景由于系统100的设计和制造中固有的工艺变动 是很少实现的。相应地，参考时钟105可以数据103被传送的参考频率F+Λ F来操作，而接 收机端处的参考时钟106可以参考频率F来操作，其中AF可以是正值或负值。这一变动 或偏移Λ F会阻止接收机102处接收到的数据103在接收机端处完全同步。在高速数据通 信中，即便是微小的Λ F值也可能导致高的比特误码率，而这可能是无法接受的。
[0005] 在如图1Β的系统110中所解说的采用收发机111和112的双向通信中同样可见 以上问题。如所示出的，收发机111 (包括发射机ΤΧ1和接收机RX1)处的参考时钟115可 以频率F+Λ F来操作，而收发机112 (包括发射机ΤΧ2和接收机RX2)处的参考时钟116可 以频率F来操作。从而，从收发机111传达到112的数据113以及从收发机112传达到111 的数据114将遭受非完全同步。
[0006] 在系统100和110两者中，由于使用分开的时钟作为数据通信两端处的参考时钟， 用于同步的已知技术（诸如具有嵌入式时钟的数据传输）是低效的并且由于频率偏移AF 招致昂贵的设计成本。此外，以上所提及的参考时钟易于遭受由老化、温度变动等引起的频 率漂移（其可进一步加剧频率偏移）。频率偏移可通过降低时钟抖动的容差边界来进一步 使系统性能和比特误码率降级。从而，频率偏移可能导致与数据传输和接收相关联的质量 和成本的显著降级。
[0007] 现在参照图2A-2C，解说了用于对抗频率偏移效应的常规技术，并且将通过参考 附图来讨论它们的缺点。首先，图2Α解说了基于锁相环（PLL)的闭环模拟时钟和数据恢 复（CDR)系统200。系统200可被集成在接收机端处（诸如系统100的接收机102或系统 110的收发机111和112)以便将收到数据（诸如103、113或114)与本地参考时钟同步。 在系统200中，收到的数据（输入数据）是模拟非归零（NRZ)信号，其是对相位检测器202 的输入。相位检测器202跟踪NRZ输入数据的相位并且生成去往频率变换器203的信号 Up (向上）和Dn (向下），频率变换器203进而生成穿过低通滤波器204并且到达压控振荡 器（VC0) 205的响应。VC0 205的输出被反馈至相位检测器202以完成环路207。环路207 形成PLL，PLL帮助将本地参考时钟的相位与输入数据的相位对齐，从而在VC0 205的输出 处生成经恢复的时钟。经恢复的时钟可由缓冲器206缓冲并且被采样器201用来对输入数 据进行采样以生成经恢复的数据。系统200在其应用中是过时的，因为其主要在模拟域中 被配置。此外，尽管由环路207形成的PLL帮助相位对齐，但它无法有助于将输入数据的频 率与本地参考时钟的频率同步。因此，系统200在克服频率偏移的上述缺点方面并不是有 效的。
[0008] 现在参考图2B，解说了基于相位内插器（PI)的闭环数字⑶R系统210。在系统210 中，以频率Fref来操作的本地参考时钟与主PLL(MPLL)218中的数据相位对齐。处于频率 Fref的参考时钟穿过MPLL 218并且被馈送至相位内插器（PD2170PI 217还接收来自⑶R 环路219的另一输入，⑶R环路219包括开关式（bang-bang)相位检测器（！！ PD) 214、数 字环路滤波器214、Σ-Λ调制器215以及解码器216。与系统200相比，开关式相位检测 器213生成二进制数字输出向上（Up)和向下（Down)，这有助于将系统210的⑶R方案带入 数字域。使用环路⑶R 219 (尤其是Σ-Λ调制器215和解码器216)，经恢复时钟的相位信 息被馈送至PI 217,藉由此PI 217使用相位信息连同从MPLL 218导出的参考时钟频率来 改变经恢复时钟的相位。收到数据（输入数据）被馈送通过均衡器211，均衡器211的模拟 数据输出被采样器212使用来自PI 217的相位输入进行采样，这使得采样器212能够在正 确的位置并且在正确的时间对输入数据进行采样。然而，如果输入数据的频率和Fref具有 频率偏移，则CDR环路219将不是有效的。此外，如果频率偏移是高的，则CDR环路219的 组件块将严重负担过重，从而导致系统210的性能降级。
[0009] 现在参考图2C，解说了常规突发模式开环⑶R系统220。系统220被配置成用于 收到数据（输入数据），收到数据可伴随有由于诸如信道交换等事件引起的暂停的突发地 来接收。以频率Fref来操作的本地参考时钟被输入到相位频率检测器（PFD)221，其向频率 变换器（CP) 222输出向上/向下信号。与系统200类似，频率跟踪块229包括由PFD 221、 CP 222、滤波器223、共享GVC0 224和分频器225形成的PLL。共享GVC0 224与系统200 的VC0 205的不同之处在于其包括选通的VCO(GVCO)。GVC0可被配置成选通VC0,从而实现 由边沿或电平触发的选通信号进行控制。分频器225被配置成对共享GVC0 225的频率输 出进行N分频以便使相位差降低，其中N可以是合适选择的整数或分数。因而在点226处 从频率跟踪块229的PLL恢复的时钟被用来控制副本GVC0 227。
[0010] 在理想情形中，副本GVC0 227将被设计成与共享GVC0 224相同，以使得副本GVC0 112的振荡可以匹配稳定状态下共享GVC0 224的振荡。然而，片上波动和工艺变动可能导 致与这一理想情形的微小偏离，从而导致在共享GVC0 224和副本GVC0227的振荡频率之间 出现频率偏移AF2。这一频率偏移AF2可能是除可能已经存在于收到的数据（输入数据） 和Fref之间的频率偏移之外的频率偏移。
[0011] 继续参考图2C，由副本GVC0 227对输入数据进行采样以生成经恢复时钟，该经恢 复时钟控制D触发器（DFF) 228的时钟输入。随后可以由DFF 228对作为串行数据接收的 输入数据进行串并行转换以生成输出（经恢复的数据）。然而，由于以上提及的非理想情 形，频率偏移AF和Λ F2可能导致系统220的误差和性能降级。此外，也取决于频率偏移 AF和AF2的系统220的抖动容差也将相应地降低。
[0012] 因此，可以看到，在上述常规⑶R系统200、210和220中的每一系统中，不足以解 决与频率偏移有关的问题。其它已知技术使用昂贵的高质量晶体振荡器来试图改善参考时 钟的准确性，但这可能得到过高的成本并且仍然是不足的。寻求将估算的频率偏移纳入到 定制的参考时钟内以便补偿频率偏移的一些定制设计在本领域内也是已知的。然而，这样 的定制设计的准确性随着传输频率的增大而严重降低。
[0013] 因此，在本领域中存在对能够克服与频率偏移相关联的上述问题的CDR系统的需 要。


【发明内容】

[0014] 本发明的各示例性实施例涉及用于对点对点通信中的频率偏移进行自动检测和 补偿的系统和方法。
[0015] 例如，一示例性实施例涉及一种突发模式时钟和数据恢复（CDR)系统，包括：以第 一频率接收的输入数据；以第二频率操作的参考时钟；包括第一选通压控振荡器（GVC0)的 主锁相环（PLL)，用以将参考时钟的相位与输入数据的相位对齐，并且提供相位误差信息和 经恢复的时钟；第二GVC0,其由经恢复的时钟控制以对输入数据进行采样；以及频率对齐 环路，包括从第二GVC0到主PLL的反馈路径以使用相位误差信息来校正第一频率和第二频 率之间的频率偏移。
[0016] 另一示例性实施例涉及一种基于相位内插器（PI)的数字时钟和数据恢复（CDR) 系统，包括：以第一频率接收的输入数据；以第二频率操作的参考时钟；主锁相环（PLL)，用 于将参考时钟的相位和输入数据的相位对齐；耦合到主PLL的输出的相位内插器；以及频 率对齐环路，其包括从相位内插器到主PLL的反馈路径以校正第一频率和第二频率之间的 频率偏移。
[0017] 另一示例性实施例涉及时钟和数据恢复（CDR)系统，包括：以第一频率接收的输 入数据；以第二频率操作的参考时钟；用于检测输入数据和参考时钟之间的相位误差信息 的装置；用于使用所检测的相位误差信息来检测第一频率和第二频率之间的频率偏移的装 置；以及用于消除该频率偏移的装置。
[0018] 另一示例性实施例涉及一种在接收机处执行时钟和数据恢复的方法，该方法包 括：以第一频率从发射机接收输入数据；基于接收机中集成的参考时钟以第二频率来操作 接收机；检测输入数据和参考时钟之间的相位误差信息；使用所检测的相位误差信息来检 测第一频率和第二频率之间的频率偏移；以及消除该频率偏移以使第一频率和第二频率同 止 /J/ 〇
[0019] 另一示例性实施例涉及一种配置突发模式时钟和数据恢复（CDR)系统的方法，该 方法包括：以第一频率接收输入数据；以第二频率操作参考时钟；配置包括第一选通压控 振荡器（GVC0)的主锁相环（PLL)以将参考时钟的相位与输入数据的相位对齐，并且提供相 位误差信息和经恢复的时钟；配置第二GVC0,其由经恢复的时钟控制以对输入数据进行采 样；以及配置频率对齐环路，其包括从第二GVC0到主PLL的反馈路径以使用相位误差信息 来校正第一频率和第二频率之间的频率偏移。
[0020] 另一示例性实施例涉及一种配置基于相位内插器（PI)的数字时钟和数据恢复 (CDR)系统的方法，该方法包括：以第一频率接收输入数据；以第二频率操作参考时钟；配 置主锁相环（PLL)以将参考时钟的相位和输入数据的相位对齐；将相位内插器耦合到主 PLL的输出；以及配置频率对齐环路，其包括从相位内插器到主PLL的反馈路径以校正第一 频率和第二频率之间的频率偏移。
[0021] 附图简述
[0022] 给出附图以帮助对本发明实施例进行描述，且提供附图仅用于解说实施例而非对 其进行限定。
[0023] 图1A解说了单向发射机-接收机系统100。
[0024] 图1B解说了双向收发机系统110。
[0025] 图2A解说了基于PLL的闭环模拟⑶R系统200。
[0026] 图2B解说了基于PI的闭环数字⑶R系统210。
[0027] 图2C解说了突发模式开关⑶R系统220。
[0028] 图3解说了包括根据各示例性实施例来配置的频率对齐环路的突发模式CDR系统 300。
[0029] 图4解说了包括根据各示例性实施例来配置的频率对齐环路的基于PI的数字⑶R 系统400。
[0030] 图5解说了其中可有利地采用本公开的实施例的示例性无线通信系统500。
[0031] 图6是解说根据各示例性实施例的配置突发模式时钟和数据恢复（CDR)系统的操 作流程的流程图。
[0032] 详细描述
[0033] 本发明的各方面在以下针对本发明具体实施例的描述和有关附图中被公开。可以 设计替换实施例而不会脱离本发明的范围。另外，本发明中众所周知的元素将不被详细描 述或将被省去以免湮没本发明的相关细节。
[0034] 措辞"示例性"在本文中用于表示"用作示例、实例或解说"。本文中描述为"示例 性"的任何实施例并不必然被解释为优于或胜过其他实施例。同样，术语"本发明的实施例" 并不要求本发明的所有实施例都包括所讨论的特征、优点、或工作模式。
[0035] 本文中所使用的术语仅出于描述特定实施例的目的，而并不旨在限定本发明的实 施例。如本文所使用的，单数形式的"一"、"某"和"该"旨在也包括复数形式，除非上下文另 有明确指示。还将理解，术语"包括"、"具有"、"包含"和/或"含有"在本文中使用时指明所 陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、 整数、步骤、操作、元素、组件和/或其群组的存在或添加。
[0036] 此外，许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将 认识到，本文描述的各种动作能由专用电路（例如，专用集成电路（ASIC))、由正被一个或 多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文描述的这些动作序列可 被认为是完全体现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关 联的处理器执行本文所描述的功能性的相应计算机指令集。因此，本发明的各种方面可以 用数种不同形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。 另外，对于本文描述的每个实施例，任何此类实施例的对应形式可在本文被描述为例如"配 置成执行所描述的动作的逻辑"。
[0037] 本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来 表示。例如，以上描述通篇可能引述的数据、指令、命令、信息、信号、位（比特）、码元、和码 片可由电压、电流、电磁波、磁场或磁粒子、光场或光学粒子、或其任何组合来表示。
[0038] 此外，本领域技术人员将领会，结合本文中公开的实施例描述的各种解说性逻辑 块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解 说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能 性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于 整体系统的设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能 性，但这样的实现决策不应被解读成导致脱离了本发明的范围。
[0039] 结合本文中公开的实施例描述的方法、序列和/或算法可直接在硬件中、在由处 理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、 ROM存储器、EPROM存储器、EEPR0M存储器、寄存器、硬盘、可移动盘、⑶-ROM、或本领域中所 知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向 该存储介质读写信息。替换地，存储介质可以被整合到处理器。
[0040] 各示例性实施例包括用于在点对点数据通信中对频率偏移进行低成本的自动检 测以及对频率偏移进行准确且自动的补偿以使误差最小化的系统。各实施例可集成到包括 用于接收机、收发机等中的CDR的串行化器-串并行转换器（SerDes)架构的系统中。
[0041] 参考图3,解说了根据各示例性实施例来配置的突发模式⑶R系统300。在呈现对 系统300的配置的详细描述之前，一般地要注意到，与图2C的常规突发模式CDR系统200 相比，系统300包括附加的频率对齐环路360。更具体地，在系统220中，在共享GVC0 224 与副本GVC0 224之间不存在环路连接（即存在开环）。另一方面，在系统300中，在MPLL 块324与副本GVC0 322之间提供频率对齐环路360。如下文将进一步说明的，频率对齐环 路360消除或实质上减少频率偏移，诸如如上所述的AF和AF2。
[0042] 继续参考图3,系统300可被纳入到接收机339中，接收机339可从发射机338接 收输入数据340。发射机338可按从参考时钟336导出的频率F+Λ F来操作。数据340可 以首先被输入到均衡器302。均衡器302可被配置成使数据340的高频部分比低频部分放 大更多，以便补偿在发射机338和接收机339之间承载数据340的通信信道的低通行为。均 衡器302的输出随后可以被馈送进入边沿检测器306,边沿检测器306被配置成检测数据转 换的上升沿/下降沿。如所示的，均衡器302的输出还被馈送进入相位对齐块304,藉由此 进入相位对齐环路350。
[0043] 相位对齐环路350可以补偿和校正均衡器302的输出到采样器310的数据输入的 相位与时钟输入到采样器310的相位之间的本地相位偏移。相位对齐环路350可以使用相 位误差信息来协助频率对齐环路360的操作，以便校正频率偏移，诸如发射机338和接收机 339之间的AF以及由于接收机339内本地生成的频率失配造成的AF2。
[0044] 必须注意到，相位对齐环路350可被启用以设置初始条件，并且之后在稳定状态 中，相位对齐环路350可被禁用。如所示的，相位对齐环路350至少包括相位对齐块304、线 性相位检测器（PD) 308、模数（A2D)转换器318、数字环路滤波器（DLF) 312、积分器Σ 314以 及控制编码块316。另外，相位对齐环路350还可包括分支，该分支包括馈送进入DLF 312 的支路的频率检测器320。DLF 312可包括如所示出的加法器和积分器，加法器和积分器是 本领域公知的并且在此处将不再详细描述。在所解说的配置中，相位对齐环路350的各种 上述组件可以形成PLL以在初始条件期间或者在诸如信道切换之类的转换期间将收到数 据流322的相位与副本GVC0 322的振荡对齐。之后，一旦达成相位对齐，相位对齐环路350 可以是不必要的，并且相位对齐环路350可被禁用或者从频率对齐环路360解耦合。
[0045] 现在转向频率对齐环路260,其中的各组件可被配置成补偿频率偏移Λ F和Λ F2。 以频率F操作的接收机339的参考时钟334可以是嵌入在与系统300相同的芯片上的本地 参考时钟。该参考时钟334可驱动被指为324的块，块324可包括包含GVCO的主PLL (MPLL)。 换言之，块324可包括与如所示的系统220的频率跟踪块229中相似的逻辑。如先前所提 及的，系统300显著不同于常规系统200的地方在于：系统300中的去往副本GVCO 322的 连接从副本GVCO 322的输出环回以反馈进入具有GVCO的主PLL块324。
[0046] 因而，具有GVC0的主PLL 224可以控制副本GVC0 322的频率。然而，由于频率对 齐环路360,可能存在于具有GVC0的主PLL 324与副本GVC0 322之间的任何频率偏移可被 自动补偿。换言之，频率对齐环路360消除了或实质上减少了频率偏移AF2。现在将描述 频率对齐环路360的各种其它所解说的块。
[0047] 现在转向Σ-Λ调制器（SDM)326, Σ-Λ (Σ Λ)调制涉及将高分辨率的模拟信号 输入转换成较低分辨率的数字信号输出并且用二进制逻辑来编码该数字信号输出。该转换 可使用误差反馈来完成，其中可以使用输入和输出信号之差来改善转换。经编码数字信号 输出可因而为块324的PLL提供分频因子（类似于系统220的分频器225)。去往SDM 326 的模拟信号输入可以从加法器328获取，加法器328可以将低通滤波器LPF 330的输出与 外部频率设置控制342相组合。将注意到，SDM 326可以是常规接收机架构中预先存在的 块，并且因此在各示例性实施例中包括如所示出的SDM 326将不会招致配置系统300时的 附加成本。
[0048] 现在参考低通滤波器LPF 330, LPF 330可被配置成将频率对齐环路360中的频率 范围限制于较小的频带。阈值块332可以可任选地耦合到LPF 330。阈值块332可以限制 将被补偿的最小频率偏移AF。换言之，阈值块332可以定义容差水平，以使得低于预定阈 值的频率偏移值可被忽略，而仅仅超过预定阈值的频率偏移值将在频率对齐环路360中被 自动补偿。控制对阈值块332的可任选纳入的一种方式是通过控制预定阈值，以使得如果 预定阈值被设置为"零"，则阈值块332被有效地排除。频率对齐环路360可以如所示的通过 从DLF 312导出去往阈值块332的输入来完成。再一次注意到，LPF 330和阈值块332也可 是常规接收机架构中预先存在的逻辑组件，并且因此按上述方式来配置系统300将不会招 致附加成本。换言之，通过频率对齐环路360配置各示例性实施例可仅仅涉及与按照上述 方式重新配置或重新连线预先存在的逻辑块以便减少或消除频率偏移相关联的最小开销。
[0049] 因此，上述相位对齐环路350和频率对齐环路360的组合效果在于补偿和消除被 示为阻碍常规⑶R系统200、210和220的两种类型的频率偏移AF和AF2。所述各实施例 可以被恰适地配置成在系统300的校准阶段期间以及在正常操作模式期间调谐各种块并 且设置有关的振荡频率。
[0050] 现在参考图4,解说了在基于PI的数字⑶R系统400中配置的具有如上的频率对 齐环路的另一示例性实施例。将认识到，可以通过将频率对齐环路460添加到常规的基于 PI的数字⑶R系统（诸如图2B的系统210)来配置系统400。如所示的，系统400可被嵌 入到按从参考时钟434导出的频率F来操作的收发机或主机439中。可以从按从参考时钟 436导出的参考频率F+ Λ F来操作的发射机或任何设备438接收数据440。此外，系统400 还可被配置成消除或实质上减少与使用复用器378和驱动器380从主机439到设备438的 在反方向上传送的数据441有关的任何频率偏移，从而扩展了此处的技术而不丢失对任何 双向通信系统的通用性。
[0051] -般地，可以按照如上文参考通过添加频率对齐环路260从常规系统220来配置 系统300相似的方式，通过将频率对齐环路460添加到常规系统210来配置系统400。更具 体地，系统400可包括相位对齐环路450和频率对齐环路460。
[0052] 相位对齐环路450可以从接收数据440的均衡器402导出输入。均衡器402的输 出可以通过采样器x8474,采样器X8474可以对均衡器474生成的数据流输出选择性地进 行采样。采样器x8474的输出可以穿过！！ 和抽取器476、DLF 412、积分器块Σ414、控 制编码块416以及相位内插器472以完成相位对齐环路450。鉴于先前参照系统210的环 路219所提供的说明以及本领域普通技术人员的能力，出于简洁的目的将省略相位对齐环 路450的进一步细节。
[0053] 现在来到频率对齐环路460, DLF 412的输出穿过阈值块432和低通滤波器LPF 430。可以在加法器428中将LPF 430的输出与外部频率设置控制442相组合，并且加法器 428的输出可被馈送进入SDM 426作为模拟输入信号。SDM 426的输出的二进制经编码数 字信号可构成MPLL 424的分频因子，其可为系统400设置振荡频率。再一次，考虑到先前 讨论的系统300的频率对齐环路360与系统400的频率对齐环路460的相似性，出于简洁 的目的此处将避免进一步的说明。在系统220中，MPLL 218和PI 217缺少闭环连接，系统 400中的频率对齐环路460提供了从相位内插器472回到MPLL 424的这样的环路，从而消 除或实质上减少了相应的频率偏移。
[0054] 参考图5,描绘了根据各示例性实施例来配置的包括多核处理器的无线设备的特 定解说性实施例并将其一般地标示为500的框图。设备500包括数字信号处理器（DSP) 564， 数字信号处理器（DSP) 564可包括图3的接收机339,其中接收机339可以从耦合到DSP 564 的任何设备/组件接收输入数据340,如所示出的并且在下文进一步描述的。DSP 564耦 合到存储器532。图5还示出耦合到DSP 564以及耦合到显示器528的显示器控制器526。 编码器/解码器（CODEC) 534 (例如音频和/或语音CODEC)可被耦合至DSP 564。还解说 了其它组件，诸如无线控制器540 (其可包括调制解调器）。扬声器536和话筒538可耦合 至CODEC 534。图5还指示无线控制器540可耦合至无线天线542。在一特定实施例中，将 DSP 564、显示器控制器526、存储器532、CODEC 534以及无线控制器540包括在系统级封 装或片上系统设备522中。
[0055] 在特定实施例中，输入设备530和电源544被耦合至片上系统设备522。此外，在 特定实施例中，如图5中所解说的，显示器528、输入设备530、扬声器536、话筒538、无线天 线542和电源544在片上系统设备522的外部。然而，显不器528、输入设备530、扬声器 536、话筒538、无线天线542和电源544中的每一者可被耦合至片上系统设备522的组件， 诸如接口或控制器。
[0056] 应当注意到，尽管图5描绘了无线通信设备，但DSP 564和存储器532也可集成到 机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、个人数字助理（PDA)、固定位置的数 据单元或计算机中。处理器（例如DSP 564)也可集成到这样的设备中。
[0057] 相应地，本发明的实施例可包括实施用于⑶R系统中自动检测和校正频率偏移的 方法的计算机可读介质。因此，本发明并不限于所解说的示例且任何用于执行文本所描述 的功能性的手段均被包括在本发明的实施例中。
[0058] 此外，将领会，各实施例包括用于执行本文中所公开的过程、功能和/或算法的各 种方法。例如，如图6所解说的，一实施例可包括一种配置突发模式时钟和数据恢复（CDR) 系统的方法，该方法包括：以第一频率（例如F+Λ F)接收输入数据（例如340)--框602 ; 以第二频率（例如F)操作参考时钟（例如334)--框604 ;配置包括第一选通压控振荡器 (GVCO)的主锁相环（PLL)(例如334)，其以将参考时钟的相位与输入数据的相位对齐，并且 提供相位误差信息和经恢复的时钟（334的输出）--框606 ;配置第二GVCO(例如322)， 其由经恢复的时钟控制以对输入数据（例如使用310)进行采样--框608 ;以及配置频率 对齐环路（例如360)，其包括从第二GVCO到主PLL的反馈路径以使用相位误差信息来校正 第一频率和第二频率之间的频率偏移--框610。
[0059] 尽管上述公开示出了本发明的解说性实施例，但是应当注意到，在其中可作出各 种更换和改动而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发 明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管 本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地 声明了限定于单数。
【权利要求】
1. 一种突发模式的时钟和数据恢复（CDR)系统，包括： 以第一频率接收的输入数据； 以第二频率操作的参考时钟； 包括第一选通压控振荡器（GVCO)的主锁相环（PLL)，用以将所述参考时钟的相位与所 述输入数据的相位对齐并且提供相位误差信息和经恢复的时钟； 第二GVCO,由所述经恢复的时钟控制以对所述输入数据进行采样；以及 包括从所述第二GVCO到所述主PLL的反馈路径的频率对齐环路，被配置成使用所述相 位误差信息来校正所述第一频率和所述第二频率之间的频率偏移。
2. 如权利要求1所述的突发模式的CDR系统，其特征在于，所述反馈路径包括： 耦合至所述第二GVCO的输出的采样器和线性相位检测器； 耦合至所述线性相位检测器的输出的模数转换器； 耦合至所述模数转换器的输出的数字环路滤波器； 耦合至所述数字环路滤波器的输出的阈值块； 耦合至所述阈值块的输出的低通滤波器； 耦合至所述低通滤波器的输出的加法器的第一输入，以及耦合至外部频率控制的所述 加法器的第二输入；以及 耦合至所述加法器的输出的Λ-Σ调制器，其中所述Λ-Σ调制器的输出耦合至所述 主 PLL。
3. 如权利要求1所述的突发模式的CDR系统，其特征在于，进一步包括相位对齐环路， 用以将所述第二GVCO的输出的相位与所述输入数据的相位对齐，所述相位对齐环路包括： 耦合至所述输入数据的相位对齐块； 耦合至所述相位对齐块的输出以及所述第二GVCO的输出的线性相位检测器； 耦合至所述线性相位检测器的输出的模数转换器； 耦合至所述模数转换器的输出的数字环路滤波器； 耦合至所述数字环路滤波器的输出的积分器；以及 耦合至所述积分器的输出的控制编码块，其中所述控制编码块的输出耦合至所述相位 对齐块。
4. 如权利要求3所述的突发模式的CDR系统，其特征在于，所述输入数据通过均衡器耦 合至所述相位对齐块。
5. 如权利要求4所述的突发模式的CDR系统，其特征在于，进一步包括耦合至所述均衡 器的输出的边沿检测器，其中所述边沿检测器的输出耦合至所述第二GVCO。
6. 如权利要求1所述的突发模式的CDR系统，其特征在于，所述突发模式的CDR系统被 集成到接收机中，其中所述输入数据由发射机来传送。
7. 如权利要求1所述的突发模式的CDR系统，其特征在于，所述突发模式的CDR系统被 集成到半导体管芯中。
8. 如权利要求1所述的突发模式的CDR系统，其特征在于，所述突发模式的CDR系统被 集成到从包括以下各项的组中选择的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、 导航设备、通信设备、个人数字助理（PDA)、位置固定的数据单元，以及计算机。
9. 一种基于相位内插器（PI)的数字时钟和数据恢复（CDR)系统，包括： 以第一频率接收的输入数据； 以第二频率操作的参考时钟； 用以将所述参考时钟的相位和所述输入数据的相位对齐的主锁相环（PLL); 耦合至所述主PLL的输出的相位内插器；以及 包括从所述相位内插器到所述主PLL的反馈路径的频率对齐环路，用以校正所述第一 频率和所述第二频率之间的频率偏移。
10. 如权利要求9所述的基于PI的数字CDR系统，其特征在于，所述反馈路径包括： 耦合至所述相位内插器的输出的采样器； 耦合至所述采样器的输出的开关式相位检测器和抽取器； 耦合至所述开关式相位检测器和抽取器的输出的滤波器； 耦合至所述滤波器的输出的阈值块； 耦合至所述阈值块的输出的低通滤波器； 耦合至所述低通滤波器的输出的加法器的第一输入，以及耦合至外部频率控制的所述 加法器的第二输入；以及 耦合至所述加法器的输出的Λ-Σ调制器，其中所述Λ-Σ调制器的输出耦合至所述 主 PLL。
11. 如权利要求10所述的基于PI的数字⑶R系统，其特征在于，进一步包括耦合至所 述输入数据的均衡器，其中所述均衡器的输出耦合至所述采样器。
12. 如权利要求9所述的突发模式的CDR系统，其特征在于，所述突发模式的CDR系统 被集成到接收机中，其中所述输入数据由发射机来传送。
13. 如权利要求9所述的突发模式的CDR系统，其特征在于，所述突发模式的CDR系统 被集成到半导体管芯中。
14. 如权利要求9所述的突发模式的CDR系统，其特征在于，所述突发模式的CDR系统 被集成到从包括以下各项的组中选择的设备中：机顶盒、音乐播放器、视频播放器、娱乐单 元、导航设备、通信设备、个人数字助理（PDA)、位置固定的数据单元，以及计算机。
15. -种时钟和数据恢复（⑶R)系统，包括： 以第一频率接收的输入数据； 以第二频率操作的参考时钟； 用于检测所述输入数据和所述参考时钟之间的相位误差信息的装置； 用于使用所检测的相位误差信息来检测所述第一频率和所述第二频率之间的频率偏 移的装置；以及 用于消除所述频率偏移的装置。
16. -种在接收机处执行时钟和数据恢复的方法，所述方法包括： 以第一频率从发射机接收输入数据； 基于所述接收机中集成的参考时钟以第二频率来操作所述接收机； 检测所述输入数据和所述参考时钟之间的相位误差信息； 使用所检测的相位误差信息来检测所述第一频率和所述第二频率之间的频率偏移；以 及 消除所述频率偏移以使所述第一频率和所述第二频率同步。
17. -种配置突发模式的时钟和数据恢复（CDR)系统的方法，所述方法包括： 以第一频率接收输入数据； 以第二频率操作参考时钟； 配置包括第一选通压控振荡器（GVCO)的主锁相环（PLL)以将所述参考时钟的相位与 所述输入数据的相位对齐并且提供相位误差信息和经恢复的时钟； 配置由所述经恢复的时钟控制的第二GVCO以对所述输入数据进行采样；以及 配置包括从所述第二GVCO到所述主PLL的反馈路径的频率对齐环路以使用所述相位 误差信息来校正所述第一频率和所述第二频率之间的频率偏移。
18. 如权利要求17所述的方法，其特征在于，形成所述反馈路径包括： 将采样器耦合至所述第二GVCO的输出； 将数字环路滤波器耦合至所述采样器的输出； 将阈值块耦合至所述数字环路滤波器的输出； 将低通滤波器耦合至所述阈值块的输出； 将加法器的第一输入耦合至所述低通滤波器的输出，以及将所述加法器的第二输入耦 合至外部频率控制； 将Σ-△调制器耦合至所述加法器的输出；以及 将所述Σ-Λ调制器的输出耦合至所述主PLL。
19. 如权利要求17所述的方法，其特征在于，进一步包括配置相位对齐环路以将所述 第二GVCO的输出的相位与所述输入数据的相位对齐，其中配置所述相位对齐环路包括 ： 将相位对齐块耦合至所述输入数据； 将线性相位检测器耦合至所述相位对齐块的输出以及所述第二GVCO的输出； 将模数转换器耦合至所述线性相位检测器的输出； 将数字环路滤波器耦合至所述模数转换器的输出； 将积分器耦合至所述数字环路滤波器的输出； 将控制编码块耦合至所述积分器的输出；以及 将所述控制编码块的输出耦合至所述相位对齐块。
20. 如权利要求19所述的方法，其特征在于，进一步包括通过均衡器将所述输入数据 耦合至所述相位对齐块。
21. 如权利要求20所述的方法，其特征在于，进一步包括： 将边沿检测器耦合至所述均衡器的输出，以及 将所述边沿检测器的输出耦合至所述第二GVCO。
22. -种对基于相位内插器（PI)的时钟和数据恢复（CDR)系统进行配置的方法，所述 方法包括： 以第一频率接收输入数据； 以第二频率操作参考时钟； 配置主锁相环（PLL)以将所述参考时钟的相位和所述输入数据的相位对齐； 将相位内插器耦合至所述主PLL的输出；以及 配置包括从所述相位内插器到所述主PLL的反馈路径的频率对齐环路以校正所述第 一频率和所述第二频率之间的频率偏移。
23. 如权利要求22所述的方法，其特征在于，形成所述反馈路径包括： 将采样器耦合至所述相位内插器的输出； 将开关式相位检测器和抽取器耦合至所述采样器的输出； 将滤波器耦合至所述开关式相位检测器和抽取器的输出； 将阈值块耦合至所述滤波器的输出； 将低通滤波器耦合至所述阈值块的输出； 将加法器的第一输入耦合至所述低通滤波器的输出，以及将所述加法器的第二输入耦 合至外部频率控制； 将Σ-△调制器耦合至所述加法器的输出；以及 将所述Σ-Λ调制器的输出耦合至所述主PLL。
24. 如权利要求23所述的方法，其特征在于，进一步包括： 将均衡器的输入耦合至所述输入数据；以及 将所述均衡器的输出耦合至所述采样器。
【文档编号】H04L7/00GK104126283SQ201380010030
【公开日】2014年10月29日 申请日期:2013年2月20日 优先权日:2012年2月21日
【发明者】X·孔, Z·朱, N·V·丹恩 申请人:高通股份有限公司