一种支持lte网络拓扑的切换系统及方法
【专利摘要】本发明提出了一种支持LTE网络拓扑结构灵活切换的系统及方法，系统包括光模块、FPGA模块、CPU模块，利用现场可编程门阵列实现数字信号处理，其中通过CPU模块将载波重组信息和数据合并信息下发给FPGA，由FPGA负责并行对上下行数据链路单元进行处理，并且通过两个buffer的独特设置以及数据的可配置重组，完成LTE网络拓扑结构的灵活切换。本发明克服了传统方法的缺陷，其架构设计简单，方便移植，有利于提高系统的通用性及可扩展性。
【专利说明】一种支持LTE网络拓扑的切换系统及方法
【技术领域】
[0001]本发明属于无线通信系统，更具体地，是涉及一种可支持LTE网络BBU和RRU拓扑结构灵活切换的系统及方法。
【背景技术】
[0002]随着通信技术的不断发展，基站产品非常丰富，且各有特色，分布式基站具有成本低、环境适应性强、工程建设方便的优势，该基站系统将传统基站中的BBU (Building Baseband Unit)与RRU (Remote Radio Unite)分离，通过光纤射频拉远，一个BBU控制多个RRU，使得小区的覆盖范围进一步增强，如附图1所示。
[0003]在LTE (Long Term Evolution)网络中，BBU和RRU之间的接口采用的是IR接口协议(《LTE蜂窝移动通信网分布式基站Ir接口技术要求》)，根据IR接口协议，上下行IQ数据分配采用相同的方法，最小分配单位为30bit，定义为一个AXC，AXC是IR接口容量单位，I个AXC对应I个基本帧中的一个I和I个Q，LTE的IR接口有三种可选速率，分别为2457.6Mbps,4915.2Mbps,9830.4Mbps，一个 2457.6Mbps IR 接口最多支持 16 个 AXC，一个4915.2Mbps IR接口最多支持32个AXC，一个9830.4Mbps IR接口最多支持64个AXC ;同时协议中说明RRU与BBU之间支持星形、链型、环型等多种连接方式，以满足系统扩容和网络结构多样性的要求。对于高铁、磁悬浮等高速移动场景以及用户在室内外交接处切换频繁的场景，严重影响网络质量指标，通过小区合并技术，更改网络拓扑结构，在有效扩大单小区覆盖范围的同时，可以减少越区切换次数，而且对于上行链路采用数据合并，提高了接收增益，对于下行链路，在所选择的天线上发送用户下行数据，更有针对性，有效的提高了用户接收的下行数据的质量。几种常见的LTE网络拓扑结构如附图2所示，附图2A为单点连接方式，附图2B为星型连接方式，附图2C为链型连接方式，图中BBU中有三个基带处理单元，因此比较实用的的连接方式为附图2B和附图2C。
[0004]由于FPGA (现场可编程门阵列)具有工艺成熟、性价比高、系列产品兼容性好、实现灵活简单等优点，已成为通信领域中不可缺少的重要器件。在BBU产品中，为了充分发挥FPGA的优势，通常利用其实现各种接口设计以及部分算法实现，例如IR接口、下行链路算法处理、上行前端处理等；根据光接口协议以及LTE协议，在下行链路方向，BBU利用FPGA完成CRC校验、TURBO编码、速率匹配、加扰、预编码、资源映射、IFFT以及加CP处理后的数据，通过IR接口将天线载波数据(AXC)和控制管理数据(C&M)发送给RRU，RRU对其进行处理通过天线发射出去；同理在上行链路方向，天线接收数据，经过处理，RRU按照光接口标准协议进行组帧后，通过IR接口发送给BBU，FPGA完成上行前端算法处理后，再发送给其他数字信号处理器件进行后续处理。上述的处理过程兼容不同的系统带宽，不同天线数目以及不同的IR接口速率，但是针对不同的网络拓扑结构，对应光口上承载的数据大相径庭。传统的做法是在FPGA实现相应功能时，根据不同的网络拓扑结构需求，确定光口数据内容格式，按照确定的格式发送和接收，这样就得编译不同的FPGA版本来满足需求，同时要求运维和测试人员在不同的场景下使用不同FPGA版本，不仅结构复杂，通用性差，且给操作增加了难度，消耗时间，需要更多人力成本。
[0005]不同的LTE网络拓扑结构，如附图2B和附图2C所示，光模块I上所要发送和接收的数据完全不同，附图2B上承载基带处理单元I的数据，附图2C上需要承载基带处理单元1、基带处理单元2以及基带处理单元3的数据。要同时兼容不同的拓扑网络，因此，需要解决的问题是:根据拓扑网络的不同，各个基带处理单元与各个光模块的链接需要实现灵活切换；同时光模块上承载的数据格式和数据内容也需要是可灵活配置的。
【发明内容】
[0006]本发明为了解决上述问题，同时克服传统方法的上述缺陷，提供了一种在LTE网络中实现拓扑结构灵活切换的系统及方法。
[0007]为解决上述技术问题，本发明采用如下技术方案:
[0008]一种支持LTE网络拓扑结构灵活切换的系统以FPGA为核心，基于FPGA的并行硬件架构可同时独立处理上下行链路的数据，包括光模块、FPGA模块、CPU模块、RRU模块；FPGA模块分别与CPU模块、光模块相连，RRU模块与光模块相连；各个模块功能如下:光模块负责完成光电信号和电光信号的转换;CPU按照不同的网络拓扑结构提供不同的载波位置信息和数据合并信息，通过数据总线通知FPGA，以完成载波位置重组和上行合并数据选择；FPGA模块在下行方向将数据重组后发送给RRU，在上行方向将RRU发来的数据根据寄存器值进行合并，再经过数据重组后给后续模块进行物理层数据处理；其中，FPGA模块包括算法处理模块、数据交换模块、IR接口模块；算法处理模块包括上行数据前端处理模块、下行数据处理模块；数据交换模块包括数据缓存模块1、数据缓存模块2、数据重组模块1、数据重组模块2、数据合并模块；下行数据处理模块、数据缓存模块1、数据重组模块1、IR接口模块依次连接；IR接口模块、数据合并模块、数据缓存模块2、数据重组模块2依次连接；算法处理模块完成上下行链路物理层算法实现，数据交换模块接收CPU的配置信息，利用配置信息对每个光口上的数据进行调整和处理；RRU完成天线数据的发送和接收。
[0009]基于上述系统实现的一种支持LTE网络拓扑结构灵活切换的方法，包括上下行两条独立的数据链路，其中下行链路按以下步骤进行:
[0010]步骤(I) CPU通过配置FPGA相关寄存器提供载波位置信息；
[0011]步骤(2) FPGA完成数据链路下行基带信号处理后，将数据按照不同的网络拓扑结构存储在缓存Buffer中，方便针对不同LTE网络拓扑结构选择不同的基带处理单元；
[0012]步骤(3 )FPGA按照CPU下发的载波位置信息选取缓存Buffer中的数据，对数据进行重新排列组合，使得Buffer上的数据可以随意更改顺序，或者决定是否加载相应的数据内容，从而基带处理单元与光模块的链接的相互切换，达到光模块上发送数据可配置的目的；
[0013]步骤(4)FPGA对重组后的信号按照约定好的接口协议进行处理，通过IR接口将信号发送至光模块，光模块负责完成电信号与光信号的转换，发送信号到RRU。
[0014]其中上行链路按以下步骤进行:
[0015]步骤(I) CPU通过配置FPGA寄存器来提供载波位置信息和上行数据合并信息；
[0016]步骤(2) FPGA中的IR接口模块按照约定好的接口协议接收来自光模块的上行数据，同时FPGA按照CPU下发的上行数据合并信息，对上行数据进行合并累加，提高上行数据的接收增益；
[0017]步骤(3) FPGA对合并累加的数据进行缓存；
[0018]步骤(4) FPGA根据CPU下发的配置寄存器对缓存数据进行重组，达到可配置的目的，重组后的数据发送给基带处理单元进行物理层上行基带处理。
[0019]同时执行上、下行链路方向的步骤(I)至步骤(4)即可实现一种可支持LTE网络拓扑结构的灵活切换。
[0020]所述Baseband Buffer按BBU基带处理单兀划分为区域Buffer,区域Buffer地址深度由IR接口协议速率决定，区域Buffer按天线数目划分为小区域Buffer,小区域Buffer的地址深度由LTE系统带宽在基本帧上携带的AXC决定。
[0021]所述Cpri Buffer按光模块的个数划分为区域Buffer,区域Buffer的地址深度由IR接口协议速率决定，数据内容可根据不同网络拓扑结构由CPU进行配置来实现，CPU配置内容存储在Config Ram中，其地址深度和Cpri Buffer以及Baseband Buffer 一致。
[0022]所述数据合并模块兼容不同的小区合并方案，通过调整数据合并信息来选择光模块数据整合内容，提高上行数据接收增益。
[0023]与现有技术相比，本发明的系统架构实现简单，兼容性强；本发明的方法兼容不同的带宽、不同的天线配置，兼容不同的网络拓扑结构，通过CPU对寄存器赋值即可完成网络拓扑结构的切换，操作灵活便利，提高了系统的通用性及可扩展性。
【专利附图】
【附图说明】
[0024]图1为现有技术中分布式基站不意图；
[0025]图2A为现有技术中单点连接网络拓扑图；
[0026]图2B为现有技术中星型连接网络拓扑图；
[0027]图2C为现有技术中链型连接网络拓扑图；
[0028]图3为本发明中上下行链路整体处理流程图；
[0029]图4A为本发明中下行主要步骤流程图；
[0030]图4B为本发明中上行主要步骤流程图；
[0031]图5为本发明中上行数据合并示意图。
【具体实施方式】
[0032]下面结合附图以及实施例对本发明作进一步说明。
[0033]一种支持LTE网络拓扑结构灵活切换的系统以FPGA为核心，基于FPGA的并行硬件架构可同时独立处理上下行链路的数据，包括光模块、FPGA模块、CPU模块、RRU模块；FPGA模块分别与CPU模块、光模块相连，RRU模块与光模块相连；各个模块功能如下:光模块负责完成光电信号和电光信号的转换;CPU按照特定的网络拓扑结构提供载波位置信息和数据合并信息，通过数据总线通知FPGA，以完成载波位置重组和上行合并数据选择；FPGA模块在下行方向将数据重组后发送给RRU，在上行方向将RRU发来的数据根据寄存器值进行合并，再经过数据重组后给后续模块进行物理层数据处理；其中，FPGA模块包括算法处理模块、数据交换模块、IR接口模块；算法处理模块包括上行数据前端处理模块、下行数据处理模块；数据交换模块包括数据缓存模块1、数据缓存模块2、数据重组模块1、数据重组模块2、数据合并模块；下行数据处理模块、数据缓存模块1、数据重组模块1、IR接口模块依次连接；IR接口模块、数据合并模块、数据缓存模块2、数据重组模块2依次连接；算法处理模块完成上下行链路物理层算法实现，数据交换模块接收CPU的配置信息，利用配置信息对每个光口上的数据进行调整和处理；RRU完成天线数据的发送和接收。
[0034]基于上述系统实现的一种支持LTE网络拓扑结构灵活切换的方法，包括上下行两条独立的数据链路，其中下行链路按以下步骤进行:
[0035]步骤(I) CPU通过配置FPGA相关寄存器提供载波位置信息；
[0036]步骤(2) FPGA完成数据链路下行基带信号处理后，将数据按特定的格式存储在缓存Buffer中，方便针对不同LTE网络拓扑结构选择不同的基带处理单元；
[0037]步骤(3)FPGA按照CPU下发的载波位置信息选取缓存Buffer中的数据，对数据进行重新排列组合，使得Buffer上的数据可以随意更改顺序，或者决定是否加载相应的数据内容，从而基带处理单元与光模块的链接的相互切换，达到光模块上发送数据可配置的目的；
[0038]步骤(4)FPGA对重组后的信号按照约定好的接口协议进行处理，通过IR接口将信号发送至光模块，光模块负责完成电信号与光信号的转换，发送信号到RRU。
[0039]其中上行链路按以下步骤进行:
[0040]步骤(I) CPU通过配置FPGA寄存器来提供载波位置信息和上行数据合并信息；
[0041]步骤(2) FPGA中的IR接口模块按照约定好的接口协议接收来自光模块的上行数据，同时FPGA按照CPU下发的上行数据合并信息，对上行数据进行合并累加，提高上行数据的接收增益；
[0042]步骤(3) FPGA对合并累加的数据进行缓存；
[0043]步骤(4) FPGA根据CPU下发的配置寄存器对缓存数据进行重组，达到可配置的目的，重组后的数据发送给基带处理单元进行物理层上行基带处理。
[0044]同时执行上、下行链路方向的步骤(I)至步骤(4)即可实现一种可支持LTE网络拓扑结构的灵活切换。
[0045]Baseband Buffer按BBU基带处理单兀划分为区域Buffer,区域Buffer地址深度由IR接口协议速率决定，区域Buffer按天线数目划分为小区域Buffer,小区域Buffer的地址深度由LTE系统带宽在基本帧上携带的AXC决定。
[0046]Cpri Buffer按光模块的个数划分为区域Buffer,区域Buffer的地址深度由IR接口协议速率决定，数据内容可根据不同网络拓扑结构由CPU进行配置来实现，CPU配置内容存储在Config Ram中，其地址深度和Cpri Buffer以及Baseband Buffer 一致。
[0047]数据合并模块兼容不同的小区合并方案，通过调整寄存器的配置来选择光模块数据整合内容，提高上行数据接收增益。
[0048]附图4A和附图4B所示虚线部分分别为图3虚线部分的下行步骤流程图和上行步骤流程图，同时也是本发明的关键点。在下行数据链路上，CPU通过数据总线传递载波位置信息到“控制模块”，“控制模块”将信息存储在可读可写存储器Config Ram中，以供后续调用；而各个基带处理单元对下行数据进行算法处理，为了数据处理的实时性，采用乒乓操作的数据流控制方法，可以通过“输入数据选择控制”和“输出数据选择控制”按节拍、相互配合的进行来回切换，将经过缓存的数据流没有停顿的送到后续模块，在附图2A中，在第一个缓冲周期将输入的数据流缓存到Baseband BufferO，在第二个缓冲周期，“输入数据选择控制B”模块将输入的数据流缓存到Baseband Bufferl的同时，“输出数据选择控制B”调用“控制模块”的载波位置信息，利用其将Baseband BufferO第一个周期缓存的数据送给CpriBufferO,第三个缓冲周期，在“输入数据选择控制B”模块的再次切换后，输入的数据流缓存到Baseband BufferO,与此同时，“输出数据选择控制B”模块也做了切换，将BasebandBufferl的数据按照载波位置信息将其输入到Cpri Bufferl,同时“输出数据选择控制C”准备将Cpri BufTerO的数据送到后续模块进行处理，如此不断循环。而在上行数据链路上，需要先把光模块传来的数据合并来提高接收增益，合并的线路由CPU通过寄存器告知FPGA，如附图5所示，而其他步骤流程相当于下行链路的一个逆过程，在此不再详述。
[0049]下面以实施例说明该发明的实现过程，假设LTE系统由于建网场景需求，需要从附图2B对应的拓扑网络切换到附图2C对应的拓扑网络，系统采用的IR接口协议速率为4915.2Mbps，带宽为10M，天线数为两天线，IR接口协议实现中一般采用以基本帧为单位的映射方式，每个基本帧的时间为Tc=I/(3.84MHz)，20M带宽下每个IQ数据占用时间为T=I/(30.72MHz)，IOM带宽下每个IQ数据占用时间为T=I/ (15.36MHz)，5M带宽下每个IQ数据占用时间为T=I/(7.68MHz)，因此一个基本帧在三种带宽下可装载的IQ数据分别为8、4、2，最大带宽20M下一个基本帧可存储四天线的数据(32个AXC/8=4)。
[0050]本发明中Baseband Buffer> Cpri Buffer、Config Ram 的设置是关键，如下所述:
[0051]附图2B的拓扑网络，三个基带处理单元对应三个光口，接口协议速率为4915.2Mbps，那么最大支持32个AXC，则附图4中的Baseband Buffer需要96的地址深度，地址O到31为基带处理单元I的数据，地址32到63为基带处理单元2的数据，地址64到95为基带处理单元3的数据，同时由于带宽20M时每个天线占用8个AXC，因此每个基带处理单元的的32个AXC数据按顺序放置天线O、天线1、天线2和天线3的数据，输入数据按此地址划分存储在Baseband Buffer中。如此设置,不但可以起到数据缓存的作用，而且在协议速率支持的情况下，上下行链路可兼容不同带宽、不同天线数目的数据。
[0052]与Baseband Buf f er上数据——对应的是载波位置信息，该参数由CPU下发，FPGA接收后存储在Config Ram中，本发明中Config Ram的存储内容为Baseband Buffer的读地址，而Config Ram的读地址和Cpri Buffer对应，因此上下行链路可同时使用该ConfigRam来对Cpri Buffer和Baseband Buffer的数据进行处理。
[0053]同样，Cpri Buffer的格式也是相对固定的，地址深度同样为96，地址O到31为光模块I的数据，地址32到63为光模块2的数据，地址64到95为光模块3的数据，这样设置的好处是:可通过Cpri Buffer上的数据不同对特定光模块的数据格式进行切换，从而起到兼容不同网络拓扑的目的。
[0054]实施例中，LTE系统需要从附图2B对应的拓扑网络切换到附图2C对应的拓扑网络，只需把Config Ram的配置由表I更改为表2，其中表I和表2对应参数为:系统带宽10M，两天线，接口协议速率为4915.2Mbps ;在上行数据链路上，需要进行上行数据合并，一共有7条合并线路，如图5所示，合并的数据内容同样由CPU通过三个寄存器进行配置，在图2B中，假设RRUl和RRU2的覆盖范围同属一个小区，而RRU3的覆盖范围为另一个小区，则上行数据合并模块需要对光模块I和光模块2的数据进行合并，提高接收增益，本发明使用三个寄存器进行控制，可兼容不同的小区合并方案和拓扑网络，实现上行数据合并的灵活调整。
[0055]对于接口协议中其他速率也适合使用此装置和方法来处理，只是缓存模块空间分布有所不同，当此发明系统设置缓存Buffer长度为192时(9830.4Mbps接口速率最大支持64个AXC)，可兼容三种不同的接口协议，不同的系统带宽，不同的天线数目的数据，在此不做详细说明。
[0056]表1 为星型连接网络 Baseband Buffer、Cpri Buffer>Config Ram 的一种关系表，如下:
[0057]表1
【权利要求】
1.一种支持LTE网络拓扑结构灵活切换的系统，其特征在于:包括光模块、FPGA模块、CPU模块、RRU模块；FPGA模块分别与CPU模块、光模块相连，RRU模块与光模块相连； 光模块用于接收来自RRU的信号，或者发送下行处理数据到RRU ;CPU模块用于配置寄存器到FPGA，以完成载波位置重组和上行合并数据选择；FPGA模块在下行方向将数据重组后发送给RRU，在上行方向将RRU发来的数据根据寄存器值进行合并，再经过数据重组后给后续模块进行物理层数据处理； FPGA模块包括算法处理模块、数据交换模块、IR接口模块；算法处理模块包括上行数据前端处理模块、下行数据处理模块；数据交换模块包括数据缓存模块1、数据缓存模块2、数据重组模块1、数据重组模块2、数据合并模块；下行数据处理模块、数据缓存模块1、数据重组模块1、IR接口模块依次连接；IR接口模块、数据合并模块、数据缓存模块2、数据重组模块2依次连接； 算法处理模块完成上下行链路物理层算法实现；数据交换模块接收CPU的配置信息，利用配置信息对每个光口上的数据进行调整和处理；RRU完成天线数据的发送和接收。
2.一种基于权利要求1所述的系统支持LTE网络拓扑结构灵活切换的方法，上下行两条独立的数据链路分别采用不同的流程，其特征在于:下行链路方向，数据处理的具体步骤如下: 步骤(I )CPU负责通过配置FPGA的寄存器向其提供载波位置信息，FPGA将配置信息存储在 Config Ram 中； 步骤(2)下行基带数据经过处理按规则存放在Baseband Buffer中； 步骤(3) FPGA按照CPU配置的载波位置信息和数据合并信息对Baseband Buffer进行重新排列，将数据存储在Cpri Buffer中； 步骤(4)按照IR接口协议组帧后发送数据到IR接口； 上行链路方向，数据处理的具体步骤如下: 步骤(I )CPU为FPGA提供载波位置信息和数据合并信息，同时FPGA将载波位置信息存储在 Config Ram 中； 步骤(2) FPGA按照CPU配置的数据合并信息对光口数据进行合并，按规则将数据存放在 Cpri Buffer 中； 步骤(3) FPGA按照CPU配置的寄存器对Cpri Buffer进行重新排列，将数据存储在Baseband Buffer 中； 步骤(4)按上行数据处理的顺序发送数据到上行数据前端处理模块； 同时执行上、下行链路方向的步骤(1)至步骤(4)即实现网络拓扑结构的灵活切换。
3.如权利要求2所述的一种支持LTE网络拓扑结构灵活切换的方法，其特征在于:所述Baseband Buffer按BBU基带处理单元划分为区域Buffer,区域Buffer地址深度由IR接口协议速率决定，区域Buf f er按天线数目划分为小区域Buf f er,小区域Buf f er的地址深度由LTE系统带宽在基本帧上携带的AXC决定。
4.如权利要求2所述的一种支持LTE网络拓扑结构灵活切换的方法，其特征在于:所述Cpri Buffer按光模块的个数划分为区域Buffer,区域Buffer的地址深度由IR接口协议速率决定，数据内容可根据不同网络拓扑结构由CPU进行配置来实现，CPU配置内容存储在 Config Ram 中，其地址深度和 Cpri Buffer 以及 Baseband Buffer 一致。
5.如权利要求2所述的一种支持LTE网络拓扑结构灵活切换的系统，其特征在于:所述数据合并模块兼容不同的小区合并方案，CPU通过调整数据合并信息来选择光模块数据整合内容， 提高上行数据接收增益。
【文档编号】H04W36/00GK103702374SQ201410014036
【公开日】2014年4月2日 申请日期:2014年1月13日 优先权日:2014年1月13日
【发明者】朱剑飞, 王兴 申请人:武汉邮电科学研究院