Cmmb中部分并行输入的右移累加准循环矩阵乘法器的制造方法
【专利摘要】本发明提供了一种CMMB中部分并行输入的右移累加准循环矩阵乘法器，用于实现CMMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括1个对向量段循环右移的256位移位寄存器、5个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、5个对移位寄存器内容和生成多项式比特进行标量乘的256位二进制乘法器、5个对乘积和累加器内容进行模2加的256位二进制加法器、5个256位累加器。本发明提供的部分并行输入乘法器兼容所有码率，具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。
【专利说明】CMMB中部分并行输入的右移累加准循环矩阵乘法器
【技术领域】
[0001]本发明涉及信道编码领域，特别涉及一种CMMB标准多码率QC-LDPC近似下三角编码中部分并行输入的右移累加准循环矩阵乘法器。
【背景技术】
[0002]低密度奇偶校验(Low-Density Parity-Check, LDPC)码是高效的信道编码技术之一,而准循环 LDPC (Quas1-Cyclic LDPC, QC-LDPC)码是一种特殊的 LDPC 码。QC-LDPC 码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移I位的结果，其余各行都是其上一行循环右移I位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。
[0003]当采用近似下三角编码方法对QC-LDPC码进行编码时，通过行列交换，校验矩阵H变换成近似下三角形状Hau，它由6个子矩阵组成如下:
【权利要求】
1.一种CMMB中部分并行输入的右移累加准循环矩阵乘法器，当采用近似下三角编码方法对CMMB标准多码率QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u ±夹列，是由uXu个bXb阶循环矩阵Fu构成的阵列，是循环矩阵Fi；J的生成多项式，其中，b、1、j和u均为非负整数，O ( i〈u，0 ( j〈u，CMMB标准采用了 2种不同码率H的QC-LDPC码，η分别是0.5、0.75，对于这2种不同码率QC-LDPC码，均有b = 256，2种不同码率对应的参数u分别是5、3，以b比特为一段，向量m被等分为u段，即m = (m0, Hi1,…，Iv1),部分校验向量P被等分为u段，即p = (p0, P1,…，Plri),其特征在于，所述乘法器包括以下部件: b位移位寄存器对向量段进行循环右移； 生成多项式查找表U，L1,…，L4,分别预存所有码率准循环矩阵F中第O，1，…，4块列的循环矩阵生成多项式； b位二进制乘法器M0，M1,…，M4，分别对移位寄存器的内容和生成多项式查找表L0, L1,…，L4的输出比特进行标量乘； b位二进制加法器Atl, A1,…，A4,分别对b位二进制乘法器Mtl, M1,…，M4的乘积和累加器R0, R1,…，R4的内容进行模2加； 累加器Rtl, R1，…，R4，分别存储b位二进制加法器Atl, A1，…，A4的结果以及最终的校验段Po，Pu …，P4 °
2.根据权利要求1所述的一种CMMB中部分并行输入的右移累加准循环矩阵乘法器，其特征在于，所述生成多项式查找表Ltl~L2分别存储2种码率F的第O~2块列中的所有生成多项式，对于任一块列，依次存储第O, I,…，u-Ι块行对应的生成多项式。
3.根据权利要求1所述的一种CMMB中部分并行输入的右移累加准循环矩阵乘法器，其特征在于，所述生成多项式查找表L3、L4分别存储η = 0.5码率F的第3、4块列中的所有生成多项式，对于任一块列，依次存储第O, I,…，U-1块行对应的生成多项式。
4.一种CMMB中部分并行输入的右移累加准循环矩阵串行乘法方法，当采用近似下三角编码方法对CMMB标准多码率QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u ±夹列，是由u X u个b X b阶循环矩阵Fi, j构成的阵列，f j是循环矩阵Fy的生成多项式，其中，b、1、j和u均为非负整数，O ( i〈u，0 ( j〈u，CMMB标准采用了 2种不同码率η的QC-LDPC码，η分别是0.5,0.75，对于这2种不同码率QC-LDPC码，均有b = 256，2种不同码率对应的参数u分别是5、3，以b比特为一段，向量m被等分为u段,即m = (m0, Hi1,…，Iv1),部分校验向量P被等分为u段,即p = (p0, P1,…，Plri)，其特征在于，所述乘法方法包括以下步骤: 第1步，清零累加器Rtl, R1，…，R4; 第2步，移位寄存器输入向量段Hii (O < i〈u)； 第3步，生成多项式查找表Lci, L1,…，L4分别输出码率η准循环矩阵F第i块行中第0，1，…，4块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M0, M1, - ,M4与移位寄存器的内容进行标量乘，b位二进制乘法器Mtl, M1, - ,M4的乘积分别通过b位二进制加法器Atl, A1,…，A4与累加器Rtl, R1,…，R4的内容相加，b位二进制加法器A0, A1,...，A4的和分别存入累加器R0, R1,...，R4 ； 第4步，移位寄存器循环右移一位，重复第3步b次；第5步，以I为步长递增改变i的取值，重复第2~4步u次，直到整个向量m输入完毕，此时，累加器 Rtl, R1,…，IV1存储的分别是校验段Ptl, P1,…，Pu+它们构成了部分校验向里 P — (Po，Pu …，Pu-1) °
【文档编号】H04L1/00GK103929272SQ201410164215
【公开日】2014年7月16日 申请日期:2014年4月23日 优先权日:2014年4月23日
【发明者】张鹏, 刘志文, 张燕 申请人:荣成市鼎通电子信息科技有限公司