差分解码器的制造方法

差分解码器的制造方法
【专利摘要】本发明涉及差分解码器。在示例实施例中，所公开的信号处理器经配置以解码第一时钟、零上变化的差分曼彻斯特编码数据流。数据流不具有当地时钟，以及组合和顺序逻辑用于将流解码为定时的数据信号和可选的误差信号。解码包括解析器，将输入数据流解析成中间数据信号、中间时钟信号和调节信号。数据和误差发生器接收三个信号并输出定时的数据信号和定时的误差信号。
【专利说明】差分解码器
[0001]相关申请的交叉引用
[0002]本申请请求于2013年7月8日提交的、标题为“差分解码器”的美国临时申请61/843，902的优先权，通过引用合并其全文在此。

【技术领域】
[0003]本申请涉及数字信号处理领域，更具体地说，涉及一种差分曼彻斯特解码器。

【背景技术】
[0004]在IEEE802.5标准(最初打算用于令牌环网络)中描述的差分曼彻斯特编码是其中数据和时钟信号被组合成单一的异步数据流的数字通信形式。在差分曼彻斯特流中，每个数据位具有一个或两个转换。在示例差分曼彻斯特流中，第一转换携带时钟信号，以及可选的第二转换携带数据。取决于设计参数，可选的第二转换可以指“I”或“O”，而第二转换的缺乏编码相对值。这被称为“时钟先于数据”的配置。可替换地“数据之前时钟”的配置也存在。在这些配置中的一种常见目的在于例如通过使用“高”和“低”值降低噪音，并降低平均发射功率，该值具有相同的幅度和相反的极性。

【专利附图】

【附图说明】
[0005]本发明最好是从结合附图阅读时的如下详细描述进行理解。需要强调的是，按照行业的标准做法，各个特征不是按比例绘制并仅用于说明目的。事实上，为了清晰的讨论，各个特征的尺寸可任意放大或缩小。
[0006]图1是根据本公开的示例实施例的分析电路的框图。
[0007]图2是根据本公开的示例实施例的脉冲发生器的示例。
[0008]图3是根据本公开的示例实施例的数据和误差发生器的示例。
[0009]图4是根据本公开的示例实施例的时序图。
[0010]图5是根据本公开的示例实施例的时序图。
[0011]图6是根据本公开的示例实施例的时序图。
[0012]图7是根据本公开的示例实施例的信号处理器的框图。
[0013]图8是示出根据本公开的一个或多个示例实施例、包括双线通信协议引擎的系统10的简化框图。
[0014]图9是是示出根据本公开的示例实施例的示例节点的简化框图。

【具体实施方式】
[0015]概述
[0016]在一个示例实施例中，公开用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的解码器电路，其包括:解析电路，经配置以解析min为中间数据信号a、调节信号b和中间时钟信号Ptl ;以及数据电路，包括:逻辑子网，经配置以接收a、b和Ptl并从中产生时钟信号sclk ；以及由sclk定时并经配置以从a产生data的数据子网络。
[0017]在另一个示性实施例中，公开用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的方法，该方法包括:解析所述时钟信号成中间数据信号a、调节信号b和中间时钟信号Ptl ;从a、b和P。产生时钟信号sclk ;从a生成data,其中data由sclk定时。
[0018]在另一个实施例中，公开了一种信号处理器，经配置以解码时钟前数据、零上变化的差分曼彻斯特编码信号Hlin，包括:用于接收Hlin的网络接口 ；解析器，仅配置从Hlin推断第一推断信号、第二推断信号和第三推断信号；和数据编码器，经配置以推断和输出从所述第一推断信号推断的数据信号，其中，所述输出信号由从所述第一、第二和第三推断信号推断的时钟信号定时。
[0019]本公开的示例实施例
[0020]下面的公开提供了许多不同的实施例或示例，用于实施本发明的不同特征。部件和配置的具体示例如下描述，以简化本公开。这些当然仅仅是示例，并且不旨在进行限制。另外，本公开可以在各种示例中重复附图标记和/或字母。该重复是为了简化和清楚的目的，本身并不决定所讨论的各个实施例和/或配置之间的关系。不同的实施例许多有不同的优势，并没有特别的优势是任何实施例所必需的。
[0021]在示例实施例中，公开的解码器电路用于可例如对音频信号操作的信号处理器中。在这个例子中，输入信号是在时钟前数据、零上变化配置中的差分曼彻斯特编码。换句话说，在该示例实施例中，每个数据段开始于表示时钟脉冲的转变，并且此后可以包括可选的表示数据“O”的转变。解码器电路被配置为提供从差分曼彻斯特编码输入解码的数据流，而不需要本地时钟。更确切地说，时钟信号从输入数据流本身进行解析。这种能力例如在其中从编码数据流获取的同步信号用于定时锁相环路以产生本地节点时钟的应用程序中是有用的。
[0022]在本实施例中，所述信号处理器包括两个主电路，解析器以及数据和误差发生器。该示例解析器接收差分曼彻斯特编码信号作为其输入，并解析所述输入信号成三个输出信号，为方便引用，称作中间数据信号a、中间时钟信号Ptl，以及调节信号b。在其它实施例中，这些信号可以被更一般地称为作为第一、第二和第三推断信号。该示例的数据和误差发生器接收a、b、和Ptl并从三者的组合逻辑功能推断时钟信号sclk。这用于定时顺序数据输出data以及循序误差输出error。
[0023]在解析器的一个示例中，差分曼彻斯特输入驱动脉冲发生器，它被用来创建短的时钟脉冲Pi,该脉冲Pi可足够长以驱动为便于参考此处称为触发器的多个连续逻辑器件。信号Pi定时第一触发器，经配置以在每个时钟边沿上输出“ I ”，表示在按预期的周期的开始发生的时钟边沿。该信号在该示例实施例中称作Cke。Pi的延迟版本(称为Ptl)然后用于定时第二触发器，该触发器寻找数据边沿的存在，当有数据边沿时输出“ 1”，当没有时输出“O”。第三触发接收组合输入并输出调节信号b，其用于恢复sclk和误差检测。具体而言，b的逻辑经设计，以便当时钟边沿没有发生在周期的开始时，a和b对于脉冲Ptl都是高。
[0024]数据和误差发生器接收a，b和Ptl作为输入。如上所述，组合逻辑用于恢复sclk，以及sclk用于定时两个触发器。第一触发接收?a作为它的输入,从而使a的反转在sclk的每个脉冲上时钟输出。此信号被称为data，并且然后可以用作连续的数据信号。第二触发器接收组合逻辑函数作为它的输入，并如果a和b都在时钟脉冲上为高则输出信号eiror，表明预期的时钟边沿并没有发生。
[0025]简要地转到附图用于说明用途，图7是根据本发明的示例信号处理器的方框图。信号处理器700包括解析器710和数据和误差发生器750。数据和误差发生器750包括数据生成器720、时钟发生器730和误差发生器740。应当理解的是，对于本文所公开的各种元件提供的标签是为便于仅作参考，并且不打算标签限制所公开的元件的功能。在更一般的意义上说，解析器710和数据和误差发生器750是信号处理器700的子网。数据发生器720、时钟发生器730和误差发生器740是数据和误差发生器750的子网。还应当指出的是，所示划分仅是逻辑块，意欲公开各种组件之间的功能关系，而在一些实施例中，一个或多个功能可以由共同的硬件元件来提供，或者某些硬件元件可以在不同的逻辑块之间共享。在其它实施例中，某些元件可通过具有合适的软件指令编程的可编程处理器执行。
[0026]在一个示例中，解析器710被配置成接收网络接口 760上的min。信号min是复合的时钟和数据信号，并在其中嵌入时钟部分和数据部分，并且可以是差分曼彻斯特编码信号，并具体是时钟先于数据、零上变化的曼彻斯特编码。网络接口 760通信地耦合到解析器710,并提供min到解析器710。解析器710可以是经配置为从min提取第一、第二和第三推断信号的解析网络，为便于参考，它们被称为a、b和Ptlt5在这个例子中，a被称为中间数据信号，b将被称为调节信号，和Ptl被称为中间时钟信号。信号a可携带重构时钟、二进制数据信号所需的信息，b可包含误差调节中有用的信息，且a、b和Ptl —起可被用于重建定时data的时钟信号sclk。
[0027]数据和误差发生器750接收b和Ptl作为输入。在一个例子中，数据产生器720接收a,时钟发生器730接收a、b和P(l，以及误差发生器740接收a和b。时钟发生器产生sclk，其用于定时数据发生器720和误差发生器740,因此,输出信号data和error被定时二进制信号。
[0028]图1是根据本公开的一个或多个示例的差分解码器100的框图，更具体地公开在一个示例实施例中的解析器710的功能。解析器710接收输入信号min和rstb。信号rstb可以被设计为复位调节信号b，并且还用作触发130、132和134中的复位信号，它们在示例中是D( “数据”)触发器。脉冲发生器110和延迟元件120也包括在差分解码器100中。
[0029]在示例实施例中，脉冲发生器接收min，并经配置以在min的每个转变边沿提供输出脉冲Pi，在图4的时序图中更容易看到，其中信号在此被分成编号为O - 7的八个周期，其中每个周期具有长度tper。在第O期的开始，min的上升沿产生脉冲Pi，它代表了周期I的时钟脉冲。如在图4中可见，周期0、2、5和6仅在周期的开始具有一个脉冲。因为本例子是差分曼彻斯特编码方案的零上变化实施例，第二脉冲在每个周期内是可选的，并且仅当编码数据是“O”时才发生。因此，周期0、2、5和6仅具有脉冲，因为它们编码“I”。周期1、3、4和7在每个周期内具有可选的第二个脉冲，表明每个这些周期的数据是“O”。在该示例实施例中，脉冲发生器110经配置以对于经选择以足够长定义触发器130、132和133的时间输出相对窄的Pi，但在其他方面和实际一样短。
[0030]延迟单元120接收Pi并在时间td延迟信号，其中td经选择相关于周期tp?。在td之后，延时单元120输出延迟脉冲P(l，其是解析器710的输出。在一个例子中，、被选择以在随后的数据沿之后，但在随后的时钟沿之前。td的值可以被选择为例如tpOT的约70%，而Po的脉冲宽度可以实质上是Pi的脉冲宽度。
[0031]触发器130在示例实施例是D触发器，并且以Pi定时。触发器130的数据输入端可以连接到电源电压的逻辑“I”电平，从而使输出信号cke保持“I”直到复位信号在触发器130的RB端接收。cke的目的是表明时钟边沿发生在min，并在数据沿之后，如果有的话。信号cke是由Pci的修改版本复位,称为PtlClock,这是组合逻辑值PtlClock = (P0&?b) (P。和逆调节信号b的逻辑AND)。触发器130的RB输入反过来是(?P^lock&rstb)的组合逻辑值(PtlClock的倒数和复位信号rstb的逻辑AND)。信号cke的形状可以在图4中看出，在那里它被看作由发生在每个周期的开始的转变设置，并每当b也为低时通过Ptl的上升沿清除。
[0032]触发器132在示例实施例中也是D触发器，并且接收cke作为其数据输入端。它由Pi定时，并输出中间数据信号a作为其输出。该触发器132的RB节点直接连接到rstb。根据设计，a在编码“I”的min的任何周期期间也为低。对于编码“O”的任何期间，a对于发生在转变之后的周期部分是高，如在图4的周期1、3、4和7所看到的。因此，中间数据信号a编码最终输出信号data的未定时版本，但有用的时钟信号对于恢复数据是必要的。
[0033]触发器134在示例实施例中也是D触发器，并接收(a&?b)的组合逻辑值作为其数据输入(其中，b在反馈配置中接收)，其RB终端直接连接到rstb，以及它由Ptl定时。其输出值是调节信号b，它用来恢复data的时钟信号，并检查data中的误差。当b是逻辑I时发生的Ptl边沿是数据边沿(换言之，(?b&Pj = Sclk0如果a和b由PciCloCk采样为1，曼彻斯特时钟边缘丢失，以及曼彻斯特解码误差发生。
[0034]在一个示例实施例中，如图1公开的解析器710的最终输出是中间数据信号a，调节信号b和中间时钟信号Ptl。
[0035]图2是脉冲发生器110的示例实施例的框图。脉冲发生器110接收数据输入信号din作为输入，其在示例实施例可被配置为接收min。输入信号din馈送离散延迟元件220，其提供T1的延迟，其被配置为足够长以鲁棒地定时触发器。异或(XOR)门230接收din和CU1作为输入，其仅当din匹配h时提供输出脉冲。此脉冲用于定时触发器210，它在示例中是D触发器(即，elk = (Iin-CU1)。这在延迟时间等于“I”。^被配置为创建足以使得触发器210有用的脉冲宽度。触发器210的输入直接连接到电源或逻辑“I”电压。触发器210的输出为d—,在本实施例可以是信号Pp信号(Irat也通过延迟元件240反馈,具有延迟τκ，其中被选择为Clwt的所需脉冲宽度。在时间之后，Clwt被反转并反馈到触发器210的RB端子，从而在cLt后的每个上升沿之后复位dout 一个脉冲宽度。信号rstb也可用于重置 dout。
[0036]图3是数据和误差发生器750的框图。如结合图7所描述的，数据和误差发生器750包括数据生成器720、时钟发生器730和误差发生器740。时钟发生器730在该示例实施例这种仅包括组合逻辑。没有误差，sclk = (PA?b)。当发生误差，sclk的附加脉冲发生，并且曼彻斯特数据边沿和曼彻斯特时钟边缘切换，或者换句话说sclk = P0&(a&b)。因此，完整的逻辑是sclk = p0&((a&b) I?b)。信号sclk用于定时两个数据发生器720和误差发生器740，如图4可以看出。
[0037]数据发生器720包括触发器310，它在示例实施例中是D型触发器。触发器310的RB引脚连接到rstb。到触发器310的数据输入是中间数据信号a的反转。使用反转的原因在于:该示例实施例使用零上变化的差分曼彻斯特编码。因此，每当数据转换发生指示为“O”时，a变为高电平，每当转换没发生之时为“I”时，保持低电平。触发器310由sclk定时，其输出值是时钟数据信号data。信号data也可以在图4中看出，在那里可以看到,data在周期O中的sclk上变高，在周期I的sclk上边低，在周期2中再次变高，在周期3中变低，在周期4中保持低，在周期5中变高，在周期6中保持高并在周期7中边低，所有与每个期间的数据一致。在该示例中，data纯粹由sclk定时，但在其他实施例中，外部时钟可以被使用，其可需要使用时钟域交叉技术。
[0038]误差发生器740包括触发320，其在示例实施例中是D型触发器。像触发器310，触发器320由sclk定时，以及RB引脚连接到rstb。触发器320的数据输入由(a和b)的组合逻辑提供。换句话说，当a和b为真时,error在sclk的任何时钟周期上变高。这可例如当预期的时钟边沿不发生时发生，如在图5中可以看到。脉冲510是在不会发生的周期4中开始的预期时钟边沿。因为在周期4的开始没有过渡，当周期4的sclk脉冲发生时，a和b是高。因此，误差脉冲520被产生。因为周期4没有时钟边沿发生，周期4中的转变然后作为时钟边沿。在周期5的开始的转变然后被用作数据边沿，从而使数据在此期间被不正确地编码为“O”。因此，时钟边沿在周期5期间被误差地预期。当它不发生时，误差脉冲530产生。然而，当data正确地变高时，该信号在周期6期间变为再次同步。此时，误差被清除。
[0039]图6是示出根据本说明书的一个或多个实施例的数据的编码的时序图。在该示例定时图中，串行数据流610由一系列常规的时钟边沿常规编码。顺序的数据流620示出在本公开的曼彻斯特流中编码的相同数据。
[0040]图8-9公开具有两线通信协议引擎的差分解码器的示例实施例。图8是根据说明书中的一个或多个示例性实施例，包括两线通信协议引擎的系统810的简化框图。系统810包括多个节点812-1-812-N。812-1表示主节点，其采用双线通信协议(例如，A2B协议)通过双绞线总线14与三个从节点812 (2)-812 (N)进行通信。每个从节点812 (2)-812 (N)可以读和/或写数据从/到一个或多个传感器或其它外围设备816。外围设备的示例包括麦克风(话筒)、麦克风阵列、数字到模拟转换器(DAC)等。主控制器818可与主节点812(1)通过多渠道I2S和内部集成电路(I2C)通信协议进行通信并控制它。该A2B协议引擎的实施例可以允许控制信息和音频数据，该信息和音频数据使用双绞线总线814双向传输以连接每个节点到下一个节点。从节点812 (2)-812 (N)也可以通过双绞线14供电。
[0041]如本文所用，术语“节点”指任何集成电路、设备或能够通过电路中适当的通信信道发送和接收数据(例如，电信号)的其它这样的对象。“主节点”包括时钟信号(例如，它可以从I2S输入导出)、下行数据，网络控制和功率的始发者；主节点由主控制器818 (例如微处理器)编程，并接收/发送有效载荷向/从主控制器818。“从节点”包括可以表示为下行数据帧(例如，具有内容的可能多个同步数据时隙的特定节点的单个负荷块)的可能目标和上行数据帧的来源的可寻址网络连接点。同步数据指连续流数据(例如，音频信号)，其中固定的时间间隔(例如，48千赫)和固定的相位间隔两个对应的转换。
[0042]在各种实施例中，每个节点812-1-812-N可包括例如在集成电路的一部分中实施的A2B协议引擎。在各种实施例中，A2B协议引擎管理在线性、双向，多节点总线系统中的控制和数据传输。根据各种实施例，包括A2B协议引擎的集成电路可以例如通过最小化电磁辐射在嘈杂的环境中很好地工作。每个协议引擎可包括状态机，它允许根据在两线通信协议中使用的数据编码和应用于遍历双绞线总线814的部分数据的数据加扰而同步更新整个系统810的变成数据、分布中断系统、同步模式。另一个特点包括在跨双绞线总线814传输之前简化的浮点压缩以压缩数据。
[0043]在一般的意义上，A2B协议可以连接节点812-1-812-N之间的多通道I2S同步、脉冲编码调制(PCM)数据。A2B协议还可以延长I2S的同步、时分复用(TDM)的性质到连接多个节点812-1-812-N的系统810，其中每个节点812-1-812-N可以消耗数据、提供数据，或两者。
[0044]根据多种实施例，主节点12-1可以通过集成的I2C端口进行配置(例如，编程、设计等)。主节点812-1可产生下游A2B交易(例如，数据信号、电源信号等)并接收上游A2B交易。通过双绞线14接收的数据可通过两个I2S发射器被写入到A2B帧缓冲器并传输出主节点812-1。通过A2B传输的数据可从A2B帧缓冲器读取，它可以由两个I2S接收器填充。在一些实施例中，主节点812(1)包括状态机以管理A2B协议，包括:发现(例如，从节点812 (2) -812 (N))、广播写入(例如，系统范围的信息、配置变更等)、CRC生成同步控制帧、循环冗余校验(CRC)误差检测和处理同步响应帧、CRC误差检测和处理中断的帧、用于下行数据的奇偶校验产生，以及上行数据的奇偶校验和误差处理(以及其他特征)。
[0045]每个从节点812-2-812-N可通过上游A2B端口进行配置。每个从节点812-2-812-N可接收下行A2B交易并可选地重传进一步下行的交易。每个从节点812-2-812-N可接收或产生上游A2B交易、选择性重传数据上行并可选地添加数据到上行交易。通过A2B接收的数据可以被写入到A2B帧缓冲器并通过两个I2S发射器发射出去。通过A2B要发送的数据可从A2B帧缓冲器读取，它可以由两个I2S接收器和/或通过PDM接口进行填充。每个从节点812-2-812-N可以包括相应的状态机以管理A2B协议，类似于主节点812-2上的状态机。每个从节点812-2-812-N的I2C接口可用来作为主节点以控制附连的节点。命令可以经过双绞线总线514从主控制器18发送，并通过I2C接口传递到从节点。该A2B协议可以包括单主机、多从机系统，其中主节点812-1由主控制器818进行控制。主控制器818可以所有A2B节点812-1-812-N可同步的固定频率(例如48千赫)在I2S TDM接口上产生周期性同步信号。
[0046]在操作期间，当系统810在各个节点812-2-812-N之间通信数据时，每个节点可被配置成处理双绞线总线814上的数据。沿着A2B双绞线总线814的通信发生在周期性的超帧。每个超帧被分成下行传输(也称为下游部分)、上行传输(也称为上游部分)以及没有传输(其中总线没有被驱动)的周期。例如，主节点812-1可与一些下游部分编程以发送到从节点812-2-812-N，以及与一些上游部分编程以从所述从节点812-2-812-N接收。从节点812-2-812-N可与一些下游部分编程以沿着A2B双绞线总线14重发、一些下游部分编程以消耗，一些上游部分编程以沿着A2B双绞线总线814向上重发，和一些上游部分编程以发送从相应的外部设备16接收的数据。
[0047]应当指出的是，虽然为简单起见仅四个节点812-1-812-N在本文中示出，任何数目的节点可以在系统10的实施例的广泛范围内以类似的方式相互连接。而且，每个从节点812-2-812-N可以与实施例的广泛范围内的任何数量的外围设备进行通信。
[0048]图9是示出根据本说明书的一个或多个实施例的示例节点812的简化框图。节点812可以包括两个低电压差分信号(LVDS)收发器(XCVRs)，即，LVDS XCVR826和LVDSXCVR828,每个LVDS收发器826和828具有正垫(P)和负垫(N)。一个节点上的一个收发器的正垫(例如，AP)连接到在另一个节点上的另一个收发器的另一个正垫(例如，BP)。同样，一个节点上一个收发器的负垫(例如，AN)连接到另一个节点上另一个收发器的另一个负垫(例如，BN)。A2B数字逻辑模块930可与锁相环路(PLL) 932进行通信(例如，通过电子信号)，该锁相环路可使用本说明书的差分解码器100。同样包括低压差稳压器(LDO) 934和线路电源开关936 (以及其他组件)。各种数字垫(例如，标签)38可携带信号进出节点512。
[0049]在一个示例性实施例中，如可从模拟设备公司获得的AD2410，差分解码器100的误差检测性能用来检测与故意解码误差生成的同步模式。例如，帧标记信号是具有故意误差的曼彻斯特比特流。帧同步可被检测为具有对应误差的特定数据流的匹配。这减少在帧的其余期间检测虚假帧同步的可能性，因为模式非常不可能随机地生成，即使在已由外部噪声干扰的信号中。这允许示例AD2410识别模式，而不使用发送频率的时钟或更高速度的过采样时钟。
[0050]如本说明书所用地，下面列出的术语意在至少包括以它们最宽泛的可能解释理解的所提供的定义:
[0051].音频信号-载有信息的信号,从所述信息可以构建机械波。
[0052].电路-离散的或集成的电气或电子元件的任何集合、配置或聚集，主动或被动的，通过任何介质通信地互相耦合并以有用配置设置。
[0053].组合逻辑-没有锁定的任何逻辑网络或子网络。
[0054].复合信号-由两个或多个信号形成或另外配置的信号。
[0055].解码-以反转编码信号的编码。
[0056].编码-将信号从第一形式转换为第二形式，其中转换可包括调节、调制、相移、组合、加密或以其他方式以可逆方式改变信号。
[0057].编码-作为名词，已被编码的信号。也是编码的现在时动词。
[0058].推断-从输入信号创建所推断的信号。
[0059].所推断的信号-即构建、派生、暗示或驱动的信号，或否则输入信号的结果。
[0060].逻辑网络或子网-提供布尔元件、逻辑或功能的网络或子网，无论定时还是非定时，包括执行布尔逻辑函数的任何硬件、软件、固件或其组合。
[0061].网络接口 -经配置以允许一个电路与另一个电路进行通信的任何硬件、软件、固件或它们的组合。
[0062].时序逻辑网络或子网-包括触发器的任何逻辑网络或子网，定时或不定时的。
[0063].信号-从一个电路或子网向任何其他电路或子网携带任何种类的信息的任何介质。
[0064].信号处理器-被配置成接收信号并处理、翻译、解码、检测或以其他方式处理从另一电路接收的信号的任何电路。
[0065]?子网-从属于另一个电路的电路，包括直到其从属的整个电路。当描述从属于另一电路的电路时，指定电路作为子网是为了讨论的清楚性，中，并不意图暗示子网不是或不能成为电路本身。子网不需要相互排斥彼此，并且在一些实施例中可具有不同电路内或不同电路之间共享的组件。
[0066].触发器-经配置作为任何种类的触发器、锁存器、双稳态多谐振荡器，或以其他方式配置以提供时序逻辑操作的定时或不定时的任何电路。
[0067]需要注意的是，上面参照附图所讨论的操作适用于涉及PLL逻辑的任何离散或集成电路，包括至少部分以软件实施的那些。某些实施例可以通过非限制示例涉及多DSP信号处理、浮点处理、信号/控制处理、固定功能处理、微控制器应用等。在某些情况下，本文所讨论的这些特征可以适用于医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流传感、仪器(可以是高度精确的)以及其他数字处理系统。此外，以上所讨论的某些实施例可以提供在数字置备信号处理技术中，用于医疗成像、病人监护、医疗仪器仪表和家庭医疗保健。这可能包括肺显示器、加速度计、心脏速率监视器、心脏起搏器等。其他应用可以涉及汽车技术安全系统(例如，稳定控制系统、驾驶辅助系统、制动系统、信息娱乐系统和任何形式的内部应用)。此外，动力系统(例如，在混合动力汽车和电动汽车中)可以应用高精度数据转换产品，用于电池监控、控制系统、报告控制、维护活动等。在另外的示例方案中，本公开的教导可以适用于工业市场，包括帮助驱动生产力、能源效率和可靠性的过程控制系统。在消费应用中，上面所讨论的电路的教导可用于图像处理、自动聚焦、以及图像稳定(例如，数码相机、便携式摄像机等)。其他消费应用可以包括音频和视频处理器，用于家庭影院系统、DVD刻录机以及高清电视。然而，其他消费应用可以涉及到先进的触摸屏制器(例如，对于任何类型的便携式媒体设备)。因此，这种技术可以容易地成为智能手机、平板、安全系统、个人电脑、游戏技术、虚拟现实、模拟训练等的一部分。
[0068]在上述各实施例的讨论中，任何时钟、放大器、开关、数字核心、晶体管和/或其它组件可以很容易地被替换、取代或以其他方式修改以适应特定的电路需求。此外，应当指出的是，使用配套的电子设备，硬件，软件等提供了用于实现本公开的教义的同样可行的办法。
[0069]在一个示例实施例中，附图的任何数量的电路的可以在相关联的电子设备的电路板上实现。该板可以是一般的电路板，可容纳电子设备的内部电子系统的各种组件，并进一步提供其它外围设备的连接器。更具体地，该板可以提供电气连接，系统的其他部件可通过该电气连接进行电通信。任何合适的处理器(包括数字信号处理器、微处理器、芯片组支持等)、存储器元件等可以适当地根据具体配置需求、处理需求、电脑设计等耦合到该板。其它组件(诸如外部存储器、额外的传感器、用于音频/视频显示的控制器，和外围设备)可以通过电缆连接到电路板作为插卡，或集成在主板本身。
[0070]在另一示例实施例中，图中的电路可以实现为单独的模块(例如，具有相关组件的设备和配置以执行特定应用或功能的电路)或实现为插件模块到电子设备的应用特定硬件中。注意的是，特定的是，本公开的特定实施例可以容易地部分或全部地包括在芯片上系统(SOC)的封装中。SOC表示集成计算机或其它电子系统的元件到单个芯片中的1C。它可以包含数字、模拟、混合信号以及经常的射频功能:所有这些都可以设置在单个芯片衬底上。其他实施例可以包括多芯片模块(MCM)，具有位于单独的电子封装中并经配置以通过电子封装互相密切交互的多个单个1C。在各种其它实施例中，本文所述的功能可以实施为专用集成电路(ASIC)、现场可编程门阵列(FPGA)以及其他半导体芯片中的一个或多个硅芯。
[0071]也必须要注意，本文列出的所有规格、尺寸，以及关系(例如，多个组件、逻辑运算等)只被提供用于示例和教导的目的。在不偏离本公开的精神或所附权利要求的范围的情况下，这些信息可以被显着地改变。规范仅适用于非限制性的例子，因此，它们应被如此理解。在前面的描述中，示例性实施例已参照特定组件的配置进行描述。在不偏离所附权利要求的范围的情况下，可以对实施例进行各种修改和变化。因此，说明书和附图被视为说明性的而不是限制性的。
[0072]需要注意的是，上面参照附图所讨论的业务适用于涉及信号处理的任何集成电路，特别是那些依赖同步信号以执行专门的软件程序或算法，其中一些可关联于处理数字化实时数据。某些实施例中可以涉及多DSP信号处理、浮点处理、信号/控制处理、固定功能处理、微控制器应用等。
[0073]注意，对于本文中提供许多实施例，交互可以通过两个、三个、四个或更多个电子部件来描述。然而，这样为了清楚起见，并仅作为示例进行。应当理解，该系统可以以任何合适的方式进行合并。沿着类似的设计方案，附图的任何图示组件、模块和元件可以以各种可能的组合配置，所有这些都清楚在本说明书的范围之内。在某些情况下，通过仅参考有限数量的电子元件描述给定流程集合的一个或多个功能更加容易。应当理解，附图的电路及其教义都是现成可扩展的并可容纳大量的部件，以及更复杂/精密的安排和配置。因此，提供的实施例不应该限制范围或抑制电气电路的广泛教导为潜在应用到其他无数的架构。
[0074]注意，在本说明书中，在“ 一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“某些实施例”、“各种实施例”、“另一实施例、“替代实施例”中包括的各种特征(例如，元素、结构、模块、组件、步骤、操作、特性等)的引用意为表示任何这些特征都包含在本公开的一个或多个实施中，但可以或可以不必组合在相同实施例中。
[0075]许多其它的改变、替换、变化、更改和修改对于本领域技术人员是可确定的，以及当落入所附权利要求的范围之内时，本发明包括所有这样的改变、替换、变化、更改和修改。为了协助美国专利和商标局(USPTO)以及此外在本申请上提出的任何专利的任何读者解释所附权利要求， 申请人:谨指出: 申请人:(a)不打算任何所附的权利要求援引美国法典第35 (6)第6段第112条，因为它存在于申请日，除非单词“用于…的装置”或“用于…的步骤”在特定权利要求中专门使用；以及(b)不打算通过本说明书的任何陈述以没有体现所附权利要求的任何方式而限制本公开。
【权利要求】
1.用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的解码器电路，包括: 解析电路，经配置以解析min为中间数据信号a、调节信号b和中间时钟信号Ptl ;以及 数据电路，包括: 逻辑子网，经配置以接收a、b和Ptl并从中产生时钟信号sclk ；以及 由sclk定时并经配置以从a产生data的数据子网络。
2.根据权利要求1所述的解码器电路，其中，min是差分曼彻斯特编码。
3.根据权利要求1所述的解码器电路，其中，所述解析电路包括: 脉冲发生器，接收min，并经配置以在min的每个转变边沿提供输出脉冲Pi ； 延迟电路，具有延迟时间td并配置以接收Pi和输出Ptl; 触发器，经配置以一旦接收Pi则设置时钟脉冲信号cke，并一旦接收Ptl则复位eke。
4.根据权利要求3所述的解码器电路，其中: 复合时钟数据信号是时钟第一、零上变化曼彻斯特编码，其中时钟转变导致可选的数据转变，其中转变代表零，没有转变代表I ; 该延迟电路被配置为在min的时钟转变之后但在可选的数据转变之前输出P。。
5.根据权利要求4所述的解码器电路，其中，min具有周期tpOT，并且其中td是tpOT的约70%。
6.根据权利要求1所述的解码器电路，其中所述数据电路进一步包括误差子网，经配置以接收a、b和sclk,并从中产生误差信号error。
7.根据权利要求6所述的解码器电路，其中所述误差子网包括由sclk定时并具有(a&b)数据输入的D触发器。
8.根据权利要求1所述的解码器电路，其中，所述解析电路包括由PO定时的触发器并接收(a&?b)的值作为数据输入，并经配置以输出b。
9.用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的方法，该方法包括: 解析所述时钟信号成中间数据信号a、调节信号b和中间时钟信号P。； 从a、b和P。产生时钟信号sclk ； 从a生成data,其中data由sclk定时。
10.根据权利要求9所述的方法，其中，min是差分曼彻斯特编码。
11.根据权利要求9所述的方法，其中解析min包括: 在min的转变边沿产生脉冲Pi ； 通过延迟Pi为延迟时间td而产生Ptl ； 一旦接收Pi则设置时钟脉冲信号cke，并一旦接收Ptl则复位cke。
12.根据权利要求11所述的方法，其中: min是时钟第一、零上变化曼彻斯特编码，其中时钟转变导致可选的数据转变，其中转变代表零，没有转变代表I ;以及 产生Ptl包括在min的时钟转变之后但在可选的数据转变之前输出匕。
13.根据权利要求12所述的方法，其中，min具有周期tp?，并且其中、是％?的约70%。
14.根据权利要求9所述的方法,进一步包括:从a、b和sclk生成误差信号error。
15.根据权利要求14所述的方法,其中,产生误差包括输出由sclk定时的(a&b)的值。
16.根据权利要求9所述的方法，其中生成b包括输出由pO定时的(a&&?b)的值，其中，?b在反馈配置中接收。
17.一种信号处理器，经配置以解码时钟前数据、零上变化的差分曼彻斯特编码信号min,包括: 用于接收min的网络接口 ； 解析器，仅配置从min推断第一推断信号、第二推断信号和第三推断信号；和数据编码器，经配置以推断和输出从所述第一推断信号推断的数据信号，其中，所述输出信号由从所述第一、第二和第三推断信号推断的时钟信号定时。
18.根据权利要求17所述的信号处理器，其中，min是差分曼彻斯特编码。
19.根据权利要求17所述的信号处理器，其中: 解析器包括: 脉冲发生器，并经配置以接收Hlin并输出信号； 延迟电路，经配置以接收所述脉冲发生器的输出并输出第三推断信号； 第一触发器，由所述脉冲发生器的输出定时并经配置以提供输出信号，该输出信号设置在Hlin的每个周期上并由复合信号复位； 第二触发器，经配置以接收所述第一触发器的输出作为其输入并提供所述第一推断信号作为输出，所述第一推断信号由所述脉冲发生器的输出定时； 第三触发器，经配置以输出第三推断信号，并接收所述第一推断信号和反馈的第二推断信号的逻辑AND作为其输入，其中其输出由所述第三推断信号定时；以及数据编码器包括: 第四触发器，接收所述第一推断信号的逻辑反转作为其输入，并经配置以输出由时钟信号定时的数据信号； 其中所述时钟信号是第三推断信号和第二复合信号的逻辑AND，所述第二复合信号是所述第二推断信号和第三复合信号的反转的逻辑0R，所述第三复合信号是所述第一推断信号和所述第二推断信号的逻辑AND。
20.根据权利要求19所述的信号处理器，进一步包括具有第五触发器的误差发生器，所述第五触发器接收所述第三复合信号作为其输入，并输出由时钟信号定时的误差信号。
21.根据权利要求17所述的信号处理器，进一步包括误差检测器，经配置以从所述第一和第二推断信号推断误差信号，其中所述误差信号由时钟信号定时。
【文档编号】H04L7/00GK104283664SQ201410320543
【公开日】2015年1月14日 申请日期:2014年7月8日 优先权日:2013年7月8日
【发明者】L·F·拉尔, W·J·托马斯, W·胡珀 申请人:美国亚德诺半导体公司