技术领域本发明是关于解交错(de-interleaving)的电路与方法，尤其是关于应用于第二代地面数字视频广播(digitalvideobroadcasting-terrestrial,DVB-T2)系统的解交错程序的数据处理电路与方法。
背景技术：
依据第二代地面数字视频广播系统的规范(请参考文件：ETSIEN302755:\DigitalVideoBroadcasting(DVB)；Framestructurechannelcodingandmodulationforasecondgenerationdigitalterrestrialtelevisionbroadcastingsystem(DVB-T2)\，以下简称规范文件)所产生及传送的正交分频多工(orthogonalfrequencydivisionmultiplexing，OFDM)的信号，在发射端经由交错处理，对应地，在接收端必须进行解交错处理。其中在接收端至少包含频率解交错程序(frequencyde-interleaving)以及单元解交错程序(cellde-interleaving)。在频率解交错程序中，对正交分频多工的一符号(symbol)的所有数据单元(datacell)进行解交错，而在单元解交错程序中，则对正交分频多工的一向前误差校正(forwarderrorcorrection，FEC)区块(block)的所有数据单元(datacell)进行解交错。任何用于第二代地面数字视频广播系统的接收电路或系统皆必须遵循该规范来完成解交错程序，因此有必要提出一种有效率的数据处理电路及方法来完成该程序，再者，若该数据处理电路及方法能同时处理频率解交错程序以及单元解交错程序，更可进一步提升电路及系统的效能。
技术实现要素：
鉴于先前技术的不足，本发明的一目的在于提供一种数据处理电路与方法以及相对应的地址产生器，以处理第二代地面数字视频广播的系统接收端的解交错程序。本发明揭露一种数据处理电路，用来执行第二代地面数字视频广播系统的解交错程序，包含：一缓存器，用来暂存多个数据符号(datasymbol)；一存储器，耦接该缓存器；一地址产生器，依据一运算逻辑及一交换方法产生多个地址，并自该些地址中取一目标地址输出；以及一存储器控制单元，耦接该存储器、该缓存器及该地址产生器，用来自该缓存器读出该些数据符号中的一目标数据，依据该目标地址将该目标数据写入该存储器，以及依据该目标地址自该存储器读出该目标数据，直到该些数据符号自该存储器读出时是被解交错的。本发明另揭露了一种数据处理方法，用来执行第二代地面数字视频广播系统的解交错程序，包含：(a)提供一存储器；(b)以一缓存器暂存多个数据符号；(c)依据一运算逻辑及一交换方法产生多个地址，并自该些地址中取一目标地址输出；以及(d)自该缓存器读出该些数据符号的一目标数据，选择性地依据该目标地址将该目标数据写入该存储器，以及选择性地依据该目标地址自该存储器读出该目标数据，直到该些数据符号自该存储器读出时是被解交错的。本发明的数据处理电路与方法以及相对应的地址产生器能够于一回合的运算中产生两个候选地址，并判断候选地址的适当性后输出其中之一。在一个较佳的实施例中，如果两个候选地址皆适当，则下一回合可以直接取用前一回合中未输出的候选地址，以增加指令周期；在另一个较佳的实施例中，每回合皆产生两个候选地址，且其中必有一个候选地址为适当，以避免若在一回合中只产生一个地址，且该地址不适当，必须耗费时间重新计算地址。有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。附图说明图1为本发明的数据处理电路的一实施例的示意图；图2a及图2b为不同快速傅立叶变换模式的奇符号与偶符号写入及读出存储器的示意图；图3为本发明的地址产生器的一实施例的电路图；图4为本发明的一地址产生方法的算法的流程图；图5a及图5b为本发明的另一地址产生方法的算法的流程图；图6为本发明的地址产生器的另一实施例的电路图；图7为本发明的地址产生器的另一实施例的电路图；图8a及图8b为本发明的另一地址产生方法的算法的流程图；以及图9为本发明的数据处理方法的一实施例的流程图。符号说明100数据处理电路110缓存器120存储器130存储器控制单元140地址产生器300、600、700地址产生器310、610、710线性回授移位缓存器712多工器320、720逻辑电路322、324、722、724逻辑单元330、340、730、740交换电路350、750控制单元S405～S470、S502～S580、S802～S880、S910～S940步骤具体实施方式以下说明内容的技术用语系参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。本发明的揭露内容包含数据处理电路与方法，用来处理第二代地面数字视频广播系统的解交错程序，在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的揭露内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。请参阅图1，其系本发明的数据处理电路的一实施例的示意图。数据处理电路100包含缓存器110、存储器120、存储器控制单元130以及地址产生器140。数据处理电路100对数据符号进行解交错运算，最后产生解交错后的输出数据。缓存器110，例如先进先出(First-In-First-Out，FIFO)缓存器，用来暂存数据符号。地址产生器140依据临界值Ndata及设定值产生多个地址，并且于判断地址的适当性之后，输出一目标地址。对频率解交错程序而言，设定值是快速傅立叶变换(FastFourierTransform，FFT)的模式，例如有1K、2K、4K、8K、16K及32K等模式，临界值Ndata为上述各模式所对应的有效数据单元(availabledatacell)的个数，而且相同的模式下，不同的数据符号属性可能有不同的临界值Ndata，举例来说，依据第二代地面数字视频广播系统的规范，在1K模式中，P2符号的有效数据单元的个数可能为558(单输入单输出系统)或546(多输入单输出系统)，一般符号的有效数据单元的个数可能为764、768、798、804及818，帧结束符号(frameclosingsymbol)的有效数据单元的个数可能为568、710及780，其他模式对应其他数据符号属性的有效数据单元的个数可以从规范文件中表格47～49中找到；对单元解交错程序而言，设定值是向前误差校正(forwarderrorcorrection，FEC)区块(block)的编号，而临界值Ndata则是该区块所包含的单元个数。存储器控制单元130耦接缓存器110、地址产生器140以及存储器120，依据目标地址控制将缓存器110的数据写入存储器120或自存储器120读出数据。请参阅图2a及图2b，其系不同快速傅立叶变换模式的奇符号与偶符号写入及读出存储器的示意图。在32K的模式中，奇符号及偶符号共享同一块存储器空间，如果目前待写入的数据符号(暂存于缓存器110中)属于偶符号，则先依序(例如依据由小至大的顺序)将先前的奇符号数据读出，并且同时将偶符号数据依同样顺序写入；而如果目前待写入的数据符号属于奇符号，则先依序(地址产生器140产生的交错地址)将先前的偶符号数据读出，并且同时将奇符号数据依同样的交错顺序写入。图2b中显示1K～16K的模式中，存储器的配置方式不同于32K，奇符号数据及偶符号数据使用不同的存储器空间。如果目前待写入的数据符号属于偶符号，则一方面依序(例如依据由小至大的顺序)将先前的奇符号数据读出，一方面交错写入偶符号数据；而如果目前待写入的数据符号属于奇符号，则一方面依序将先前的偶符号数据读出，一方面交错写入奇符号数据。以下将详述地址产生器140的电路及其产生交错地址的算法。请参阅图3，其系本发明的地址产生器的一实施例的电路图。地址产生器300包含线性回授移位缓存器(linearfeedbackshiftregister)310、逻辑电路320、交换电路(permutationcircuit)330及340以及控制单元350。本实施例以模式4K为例，线性回授移位缓存器310包含13个缓存单元(分别为R’0～R’12)，各缓存单元储存一位的数据，所以线性回授移位缓存器310所储存的二进制数据总共13位，并且每次移位时数据向低位处(R’0)移位二个位(即R’12的数据移至R’10，R’11的数据移至R’9，以此类推)。逻辑电路320耦接线性回授移位缓存器310，其取出部分缓存单元的数据来做逻辑运算以得到回授数据，并将回授数据传送至线性回授移位缓存器310。各模式的逻辑电路320必须依据表一的运算逻辑操作：表一：每个模式缓存单元的个数为Nr+1。因此图3中的逻辑单元322取缓存单元R'0及R′2的值做异或(XOR)运算后产生回授值输出至缓存单元R’11，逻辑单元324取缓存单元R’1及R′3的值做异或运算后产生回授值输出至缓存单元R’12。由上表可知，无论任何模式，逻辑电路320皆包含两个逻辑单元，每个逻辑单元连接相同个数的缓存单元，并且其中一逻辑单元所连接的缓存单元与另一逻辑单元所连接的缓存单元相邻，以本实施例来说，缓存单元R'0与R'2分别与缓存单元R’1与R'3相邻，又例如16K模式中，缓存单元R'0、R’1、R'4、R’5、R'9、R’11分别与缓存单元R’1、R'2、R'5、R'6、R’10、R’12相邻。交换电路330耦接缓存单元R’0～R’10，交换电路340耦接缓存单元R’1～R’11，分别依据交换方法将其耦接的缓存单元的数据做转换以产生第一转换数据及第二转换数据，第一转换数据及第二转换数据各包含11位的二进制数据。其中交换电路330依据下表来转换数据，下面表二的第一列代表数据符号的位位置，第二列为当原始资为OFDM的偶符号时转换后的位置，第三列为当数据符号为OFDM的奇符号时转换后的位置，举例来说，偶符号时，原本第8位(R’8)的值在转换后到了第5位，奇符号时则到了第7位。表二：R’i位位置109876543210Ri，q位位置(H0)710581249036Ri，q位位置(H1)627108034195而交换电路340则依据表三来转换数据。表三：R'i位位置1110987654321Ri，b位位置(H0)710581249036Ri，b位位置(H1)627108034195之后控制单元350于第一转换数据及第二转换数据的最高位各加上一位的数据(分别为二进制0及二进制1)，以分别产生第一及第二候选地址(12位的数据)，然后判断第一及第二候选地址是否适当，也就是判断第一及第二候选地址是否小于临界值Ndata，最后输出目标地址H(p)。上述图3实施例的控制电路350可以依据以下两种算法来控制目标地址H(p)的产生流程。算法一：whereRa=Σj=0Nr-2Ri,a(j)*2j,Rb=Σj=0Nr-2Ri,b(j)*2j]]>请参阅图4，其系上述的地址产生方法的算法的流程图，图4所示的地址产生方法可由图3的位置产生器300执行。上述的算式可以归纳成以下的步骤流程：步骤S405：初始回合参数i及参数p，令两者皆为0。回合参数i用来控制算法中循环的运行，参数p的值为0～(Ndata-1)；步骤S407：初始线性回授移位缓存器310的值。当p<2，令初始线性回授移位缓存器310的值为0(意即将缓存单元R’0～R’12的值全部填0)。步骤S410：当p＝2，令初始线性回授移位缓存器310的值为1(意即将缓存单元R’1～R’12的值全部填0，缓存单元R’0的值填1)；步骤S420：控制单元350判断回合参数i为奇数或偶数；若为偶数，前往步骤S430，若为奇数，则前往步骤S480；步骤S430：逻辑电路320计算R’i(Nr)及R’i(Nr-1)的值。以本实施例为例，逻辑单元322取R’0和R’2的值做异或运算，并将结果存至R’11；逻辑单元324取R’1和R’3的值做异或运算，并将结果存至R’12；步骤S432：交换电路330依据交换方法(意即上述的表二及表三)，将线性回授移位缓存器310的部分缓存单元的值(11位)做转换以产生第一转换数据(11位，其值为Ra)，交换电路340依据交换方法，将线性回授移位缓存器310的部分缓存单元的值(11位)做转换以产生第二转换数据(11位，其值为Rb)；步骤S434：控制单元350在第一转换数据的最高位加上一位的数据(数据0)以形成第一候选地址(12位，其值为Ha)，以及在第二转换数据的最高位加上一位的数据(数据1)以形成第二候选地址(12位，其值为Hb)，并且储存第一候选地址及第二候选地址。很明显的Hb>Ha；步骤S436：控制单元350输出Ha所对应的候选地址作为目标地址H(p)；因为根据规范文件，临界值Ndata必大于2Nr-1，而Ra及Rb必小于2Nr-1，因此Ha所对应的候选地址必定为适当的地址(Ha<Ndata)，所以此步骤不用先判断Ha是否小于Ndata，而可直接输出其所对应的候选地址作为目标地址H(p)；步骤S438：控制单元350控制线性回授移位缓存器310移位。本实施例中，在一次移位中，线性回授移位缓存器310的值将移动两个缓存单元；步骤S440：控制单元350判断第二候选地址是否适当，即判断Hb是否小于临界值Ndata。若是，前往步骤S450，若否，则往步骤S452；步骤S450：控制单元350将回合参数i加1，回合参数i成为奇数；步骤S452：控制单元350将回合参数i加2，回合参数i成为偶数；步骤S460：控制单元350将参数p加1；步骤S470：判断回合参数i是否小于最大值Mmax(＝2Nr)，且参数p是否小于临界值Ndata。若回合参数i小于最大值Mmax且参数p小于临界值Ndata，代表解交错程序尚未完成，前往步骤S410，否则结束流程。步骤S480：控制单元350输出Hb所对应的候选地址作为目标地址H(p)。当步骤S440判断第二候选地址为适当，回合参数i加1(步骤S450)，下一回合时回合参数i为奇数，便进入步骤S480，将上一回合所产生的第二候选地址作为目标地址并输出；以及步骤S490：控制单元350将回合参数i加1。上述的步骤S440中，控制单元350判断值较大的候选地址是否适当，也就是判断Hb是否小于临界值Ndata，如果小于临界值Ndata，代表候选地址为适当，可被采用，反之则否。如果候选地址适当，步骤S450控制单元350使回合参数i加1(回合参数i成为奇数)，之后在步骤S480直接输出上一回合所产生的候选地址；然而如果候选地址不适当，则步骤S452控制单元350使回合参数i加2(回合参数i成为偶数)，下一回合重新执行偶数回合的步骤(步骤S430～步骤S438)。也就是说，在本实施例中，控制单元350在奇数回合中不产生新的候选地址亦不使线性回授移位缓存器310移位；而在偶数回合中控制线性回授移位缓存器310移位(步骤S438)，使交换电路330及340产生新的转换数据，进一步产生新的候选地址。表四为2K模式下OFDM为偶符号，临界值Ndata等于1118时，示范本方法的回合参数i、参数p、Ha、Hb与目标地址H(p)的对应情形的一实施例。如表四所示，此实施例中当回合参数i为0、2、4时，各产生两个候选地址(其值分别为Ha及Hb)，并且输出当中值较小的一个(Ha)作为目标地址H(p)，以及在次一回合中(回合参数i为1、3、5)输出另一个候选地址，因为Hb皆小于Ndata(＝1118)。当回合参数i为6，该回合输出Ha所对应的候选地址；然而，因为本回合的Hb(＝1280)大于Ndata(＝1118)，所以本回合Hb不会被采用，因此，跳过回合参数i＝7以忽略Hb所对应的候选地址，并令下一回合的回合参数i为8，以产生新的两个候选地址。以下介绍算法二：算法二：whereRa=Σj=0Nr-2Ri,a(j)*2j,Rb=Σj=0Nr-2Ri,b(j)*2j]]>请参阅图5a及图5b，其系上述的地址产生方法的算法的流程图，图5a及图5b所示的地址产生方法可由图3的位置产生器300执行。上述的算式可以归纳成以下的步骤流程：步骤S502：初始回合参数i及参数p，令两者皆为0。回合参数用来控制算法中循环的运行，参数p的值为0～(Ndata-1)；步骤S504：初始线性回授移位缓存器310的值。当p<2，令初始线性回授移位缓存器310的值为0(意即将缓存单元R’0～R’12的值全部填0)；步骤S506：当p＝2，设定线性回授移位缓存器310的值为1(意即将缓存单元R’1～R’12的值全部填0，缓存单元R’0的值填1)；步骤S508：判断p是否小于等于2；如果是，前往步骤S510，否则前往步骤S520；步骤S510：计算R’i(Nr-1)。逻辑电路依据表一计算R’i(Nr-1)。以本实施例为例，逻辑单元322将缓存单元R’0及R’2的值做异或运算，得到R’11。步骤S512：交换电路330依据交换方法(即上述的表二)，将线性回授移位缓存器310的部分缓存单元的值(11位)做转换以产生转换数据(11位，其值为Ra)；步骤S514：控制单元350依据回合参数i在转换数据的最高位加上一位的数据(数据0或1)以形成第一候选地址(12位)，并输出该候选地址以作为目标地址；当回合参数i为1时，控制单元350在转换数据的最高位加上一位的数据(数据1)，当回合参数i为0及2时则加上一位的数据(数据0)；步骤S516：将回合参数i加1，将参数p加1；步骤S518：控制单元350控制线性回授移位缓存器310移位两个缓存单元，然后回到步骤S506；步骤S519：设定线性回授移位缓存器310的值为1024(意即将缓存单元R’0～R’9的值全部填0，缓存单元R’10的值填1)；步骤S520：控制单元350判断回合参数i为奇数或偶数；若为奇数，前往步骤S530，若为偶数，则前往步骤S590；步骤S530：逻辑电路320计算R’i(Nr)及R’i(Nr-1)的值。以本实施例为例，逻辑单元322取R’0和R’2的值做异或运算，并将结果存至R’11；逻辑单元324取R’1和R’3的值做异或运算，并将结果存至R’12；步骤S532：交换电路330依据交换方法(即上述的表二)，将线性回授移位缓存器310的部分缓存单元的值(11位)做转换以产生第一转换数据(11位，其值为Ra)，交换电路340依据交换方法(即上述的表三)，将线性回授移位缓存器310的部分缓存单元的值(11位)做转换以产生第二转换数据(11位，其值为Rb)；步骤S534：控制单元350在第一转换数据的最高位加上一位的数据(数据1)以形成第一候选地址(12位，其值为Ha)，以及在第二转换数据的最高位加上一位的数据(数据0)以形成第二候选地址(12位，其值为Hb)，由于Ra与Rb均小于2Nr-1，Hb＝Rb，很明显的，Ha>Hb。因为临界值Ndata必大于2Nr-1，而Hb＝Rb必小于2Nr-1，因此Hb所对应的第二候选地址必定为适当的地址，所以本步骤至少会产生一个适当的候选地址；步骤S536：控制单元350判断第一候选地址是否适当，即判断Ha是否小于临界值Ndata。若是，前往步骤S540，若否，则往步骤S550；。步骤S540：控制单元350输出第一候选地址；步骤S542：将回合参数i加1(回合参数i成为偶数)；步骤S550：控制单元350输出第二候选地址；步骤S552：将回合参数i加2(回合参数i成为奇数)；步骤S560：控制线性回授移位缓存器310移位。本实施例中，在一次移位中，线性回授移位缓存器310的值将移动两个缓存单元；步骤S570：控制单元350将参数p加1；步骤S580：判断回合参数i是否小于最大值Mmax(＝2Nr)，且参数p是否小于临界值Ndata。若回合参数i小于最大值Mmax且参数p小于临界值Ndata，代表解交错程序尚未完成，前往步骤S520，否则结束流程。步骤S590：输出前一回合中所产生的第二候选地址；以及步骤S595：将回合参数i加1。步骤S536中的控制单元350判断值较大的候选地址是否适当，如果是，代表两个候选地址皆适当，皆可被采用，反之则只有较小的候选地址适当。如果较大的候选地址适当，控制单元350将其输出以作为目标地址(步骤S540)，并且使回合参数i加1(步骤S542)(回合参数i成为偶数)，下一回合在步骤S590便直接输出上本回合所产生的较小的候选地址；然而如果较大的候选地址不适当(只有较小的适当)，则控制单元350输出较小的候选地址作为目标地址(步骤S550)，并使回合参数i加2(步骤S552)(回合参数i成为奇数)，下一回合重新执行奇数回合的步骤(步骤S530～步骤S560)。也就是说，在本实施例中，控制单元350在偶数回合中不产生新的候选地址亦不控制线性回授移位缓存器310移位；而在奇数回合中控制线性回授移位缓存器310移位(步骤S560)，使交换电路330及340产生新的转换数据，进一步产生新的候选地址。表五为2K模式下OFDM为偶符号，临界值Ndata等于1118时，本方法的回合参数i、参数p、Ha、Hb与目标地址H(p)的对应情形。当回合参数i为0、1、2时，执行步骤S506～步骤S518，各产生一个地址作为目标地址。当回合参数i为3、5时，各产生两个候选地址(其值分别为Ha及Hb)，并且输出当中值较大的一个(Ha)作为目标地址H(p)，以及在次一回合中(回合参数i为4、6)输出另一个候选地址(因为Hb皆小于Ndata)。当回合参数i为7，因为该回合Ha(＝1280)大于Ndata(＝1118)，所以改为输出Hb所对应的候选地址，并且由于此一回合(i＝7)没有预先产生适当的候选地址供回合参数i＝8时使用，因此跳过回合参数i＝8，使回合参数i变为9，以产生新的两个候选地址。请注意，依据规范文件，下一回合的线性回授移位缓存器的值(R’i+1)与本回合的线性回授移位缓存器的值(R’i)的关系式R′i+1＝F×R′i如下(以模式4K为例)：Ri+1′(0)Ri+1′(1)Ri+1′(2)...Ri+1′(9)Ri+1′(10)=0100...00010...00001...0......0000...11010...0Ri′(0)Ri′(1)Ri′(2)...Ri′(9)Ri′(10)]]>然而本实施例的线性回授移位缓存器310每次移位两个缓存单元，所以下一回合的线性回授移位缓存器的值(R’i+1)与本回合的线性回授移位缓存器的值(R’i)的关系式R′i+1＝F×F×R′i＝F2×R′？如下：Ri+1′(0)Ri+1′(1)Ri+1′(2)...Ri+1′(9)Ri+1′(10)=0010...00001...00000...0......1010...10101...0Ri′(0)Ri′(1)Ri′(2)...Ri′(9)Ri′(10)]]>亦即次一回合缓存单元R’i+1(9)的值为本回合缓存单元R’i(0)及缓存单元R’i(2)异或运算的结果，次一回合缓存单元R’i+1(10)的值为本回合R’i(1)及R’i(3)异或运算的结果，次一回合其他缓存单元的值，为本回合移位两个缓存单元的结果。因此可以将图3的电路进一步简化为图6所示的电路。请参阅图6，其系本发明的地址产生器的另一实施例的电路图。图3的线性回授移位缓存器310依据上述的方程式简化为线性回授移位缓存器610，因此可以减少缓存单元的个数，进一步减化电路的成本及复杂度。请注意，逻辑单元322的输出直接耦接交换电路340，也就是说交换电路340取用缓存单元R’1～R’10的10位数据加上逻辑单元322所输出的1位数据共11位的数据做运算。而逻辑单元324的输出则改为耦接缓存单元R’10。请参阅图7，其系本发明的地址产生器的另一实施例的电路图。位置产生器700包含线性回授移位缓存器710、逻辑电路720、交换电路730及740以及控制单元750。本实施例同样以模式4K为例，线性回授移位缓存器710包含13个缓存单元(分别为R’0～R’12)以及11个多工器(multiplexer，MUX)712，各多工器用来选择将下一个缓存单元的值，或是下下一个缓存单元的值，传送至其输出端所耦接的缓存单元，整体来说，因为加入了多工器712，所以线性回授移位缓存器710的每次移位可以选择将数据由高位往低位移位一个缓存单元或是两个缓存单元。逻辑电路720耦接线性回授移位缓存器710，其取出部分缓存单元的数据来做逻辑运算以得到回授数据，并将回授数据传送至线性回授移位缓存器710。逻辑电路720同样依据表一的运算逻辑操作，同样的，在本实施例中，逻辑单元722所耦接的缓存单元与逻辑单元724所耦接的缓存单元各自相邻，即，R’0与R’2分别与R’1与R’3相邻。交换电路730耦接缓存单元R’0～R’11，交换电路740耦接缓存单元R’2～R’12，分别依据交换方法将其耦接的缓存单元的数据做转换以产生第一转换数据及第二转换数据，第一转换数据及第二转换数据各包含11位的二进制数据。其中交换电路730及740依据表六来转换数据：表六当p小于等于2时，每一回合仅有交换电路730依据表六将缓存单元R’0～R’10的数据做转换以产生转换数据(11位)，当p大于2时，每一回合交换电路730及交换电路740同时依据表六产生转换数据，此时交换电路730利用缓存单元R’1～R’11的数据产生第一转换数据(11位)，交换电路740利用缓存单元R’2～R’12的数据产生第二转换数据(11位)，之后控制单元750再将第一转换数据及第二转换数据的最高位加上一位的数据，而产生第一候选地址(12位)及第二候选地址(12位)，并且择一输出作为目标地址H(p)。上述的控制电路750可以依据以下的算法来控制目标地址H(p)的产生流程。算法：whereRa=Σj=0Nr-2Ri,a(j)*2j,Rb=Σj=0Nr-2Ri,b(j)*2j]]>请参阅图8，其系上述的地址产生方法的算法的流程图，图8所示的地址产生方法可由图7的位置产生器700执行。上述的算式可以归纳成以下的步骤流程：步骤S802：初始回合参数i及参数p，令两者皆为0。回合参数i用来控制算法中循环的运行，参数p的值为0～(Ndata-1)；步骤S804：初始线性回授移位缓存器710的值。令初始线性回授移位缓存器710的值为0(意即将缓存单元R’0～R’12的值全部填0)；步骤S806：若p＝2，令初始线性回授移位缓存器710的值为1(意即将缓存单元R’1～R’12的值全部填0，缓存单元R’0的值填1)；步骤S808：判断p是否小于等于2；如果是，前往步骤S810，否则前往步骤S820；步骤S810：交换电路730依据交换方法(即上述表六p<＝2的部分)，将线性回授移位缓存器710的部分缓存单元的值(R’0～R’10)做转换以产生转换数据(11位)；步骤S812：控制单元750选择性地在转换数据的最高位加上一位的数据(数据0或1)，以产生目标地址H(p)。当回合参数i为1时，控制单元750在转换数据的最高位加上一位的数据(数据1)，使其成为12位的目标地址，当回合参数i为0及2时则加上一位的数据(数据0)；步骤S814：逻辑电路720计算R’i(Nr)及R’i(Nr-1)的值。以本实施例为例，逻辑单元722取R’0和R’2的值做异或运算，并将结果存至R’11；逻辑单元724取R’1和R’3的值做异或运算，并将结果存至R’12；步骤S816：控制单元750将回合参数i及参数p各加1，回到步骤S806；步骤S820：交换电路730依据交换方法(即上述表六p>2的部分)，将线性回授移位缓存器710的部分缓存单元(R’1～R’11)的值做转换以产生第一转换数据(11位，其值为Ra)，交换电路740依据交换方法，将线性回授移位缓存器710的部分缓存单元(R’2～R’12)的值做转换以产生第二转换数据(11位，其值为Rb)；步骤S830：当回合参数i为奇数时，控制单元750将第一转换数据的最高位加上一位的数据(数据1)，以形成第一候选地址(12位，其值为Ha)，将第二转换数据的最高位加上一位的数据(数据0)，以形成第二候选地址(12位，其值为Hb)；当回合参数i为偶数时，控制单元750将第一转换数据的最高位加上一位的数据(数据0)，以形成第一候选地址(12位，其值为Ha)，将第二转换数据的最高位加上一位的数据(数据1)，以形成第二候选地址(12位，其值为Hb)；步骤S840：控制单元750判断第一候选地址是否适当，即判断Ha是否小于临界值Ndata，并据以产生控制信号，以指示第一候选地址是否适当(或第二候选地址是否适当)。如果第一候选地址适当(Ha<Ndata)，前往步骤S850，否则前往步骤S860；步骤S850：控制单元750输出第一候选地址作为目标地址；步骤S852：控制单元750控制线性回授移位缓存器710将数据向低位(R’0)移位一个缓存单元，也就是控制单元750以控制信号控制多工器712选择对应逻辑1的值输出；步骤S854：逻辑电路720计算R’i(Nr)及R’i(Nr-1)的值。以本实施例为例，逻辑单元722取R’0和R’2的值做异或运算，并将结果存至R’11；逻辑单元724取R’1和R’3的值做异或运算，并将结果存至R’12；步骤S856：控制单元750将回合参数i加1；步骤S860：控制单元750输出第二候选地址作为目标地址；步骤S862：控制单元750控制线性回授移位缓存器710将数据向低位(R’0)移位二个缓存单元，也就是控制单元750以控制信号控制多工器712选择对应逻辑0的值输出；步骤S864：逻辑电路720计算R’i+1(Nr)及R’i+1(Nr-1)的值。以本实施例为例，逻辑单元722取R’0和R’2的值做异或运算，并将结果存至R’11；逻辑单元724取R’1和R’3的值做异或运算，并将结果存至R’12；步骤S866：控制单元750将回合参数i加2；步骤S870：控制单元750将参数p加1；步骤S880：如果回合参数i小于最大值Mmax(＝2Nr)，且参数p小于临界值Ndata，则前往步骤S820，否则结束流程。本实施例使用两个交换电路在每一回合产生两个候选地址，并且选择一个作为目标地址。因为两个候选地址必有一个为适当，所以能够避免当一回合只产生一个候选地址，而该候选地址不适当时，必须在下一回合重新产生候选地址。因此本实施例可以提升整个解交错程序的效能。除前述的数据处理装置外，本发明亦相对应地揭露了一种数据处理方法，应用于第二代地面数字视频广播系统的解交错程序。请参阅图9，其系本发明的数据处理方法的一实施例的流程图。本方法由前揭数据处理电路100或其等效装置来执行。如图9所示，本发明数据处理方法的一实施例包含下列步骤：步骤S910：提供一存储器；步骤S920：以一缓存器暂存多个数据符号。数据符号为即将进行解交错程序的数据；步骤S930：依据一运算逻辑及一交换方法产生多个地址，并自该些地址中选择一目标地址输出。运算逻辑如表一所示，各模式有不同的运算逻辑；交换方法如表二、表三或表六所示(以模式4K为例)；在此步骤中，每一回合都会产生二个以上的候选地址，并且从中选取一个适当的候选地址输出。在一个较佳的实施例中，在奇数或偶数回合时产生两个候选地址，并且储存，其中一个候选地址在当回合作为目标地址输出，另一个候选地址在下一回合作为目标地址输出(如果另一候选地址为适当)；在另一个较佳的实施例中，无论奇数回合或偶数回合皆产生两个候选地址，选取其中一个作为目标地址输出；以及步骤S940：自该缓存器读出该些数据符号的一目标数据，选择性地依据该目标地址将该目标数据写入该存储器，以及选择性地依据该目标地址自该存储器读出该目标数据，以对该些数据符号执行解交错运算。如上揭所述，在进行解交错运算时，不同模式以及不同正交分频多工符号(奇符号或偶符号)时，将数据写入或读出存储器的顺序不同，因此此步骤有时依序将数据写入/读出存储器，有时依据上一步骤所产生的目标地址将将数据写入/读出存储器，以完成解交错的程序。由于本技术领域具有通常知识者可藉由图1、图3、图6及图7的装置发明的揭露内容来了解图4、图5a及5b、图8a及8b及图9的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭露要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，系供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。另外，本技术领域人士可依本发明的揭露内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施多个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。