4ge+8e1-cpe设备的制作方法

文档序号:7830947阅读:396来源:国知局
4ge+8e1-cpe设备的制作方法
【专利摘要】本实用新型是4GE+8E1-CPE设备,其结构包括一个CPE模块,该CPE模块共含14个接口,其中4个接口是UNI侧4路10/100/1000Base-TX以太网接口分别用双绞线对应接至4路以太网网络的4个接口,8个接口是8路E1的接口分别用同轴电缆对应接至8路E1业务的8个接口,2个接口是NNI侧的2路1000Base-X光接口分别用光纤对应连接光传输的2个通道。优点:NNI侧的2路1000Base-X接口支持MPLS-TP协议、电信级LSP1:1网络保护,可与PTN网络无缝对通;UNI侧的8路E1接口支持SAToP封装的电路仿真业务,实现了普通以太网业务和E1业务在PTN网络上的传输。
【专利说明】4GE+8E1-CPE 设备

【技术领域】
[0001 ] 本实用新型涉及的是一种支持MPLS-TP协议的4GE+8E1-CPE设备,实现4路10/100/1000Base-T以太网电接口、8路El接口到2路支持MPLS-TP协议的100Base-X光口的数据交互及传输。

【背景技术】
[0002]目前使用的4GE+8E1-CPE设备支持MPLS-TP协议,可以与PTN网络无缝连接,可以把UNI侧(用户侧接口)的4路以太网业务数据、8路El业务数据根据设定的Qos流策略规则并添加MPLS-TP协议帧头后,通过NNI侧(网络侧接口)的2个100Base-X光口进行数据交互及传输。


【发明内容】

[0003]本实用新型提出的是一种支持MPLS-TP协议的4GE+8E1-CPE设备,其目的旨与PTN网络无缝连接,并支持PTN中的多种协议,提供4路以太网业务、8路El业务容量。
[0004]本实用新型的技术解决方案:4GE+8E1_CPE设备,其结构包括一个CPE模块,该CPE模块共含14个接口,其中第1、第2、第3、第4个接口是UNI侧4路10/100/1000Base-TX以太网接口分别用双绞线对应接至4路以太网网络的第1、第2、第3、第4个接口,第5、第6、第7、第8、第9、第10、第11、第12个接口是8路El的接口分别用同轴电缆对应接至8路El业务的第1、第2、第3、第4个接口,第5、第6、第7、第8个接口 ;第13、第14个接口是NNI侧的2路100Base-X光接口分别用光纤对应连接光传输的第1、第2个通道。
[0005]本实用新型的优点:全面支持PTN网络中的MPLS-TP等多种协议,可以与PTN网络无缝连接,支持完备的Qos流策略规则应对网络拥塞,支持DCN管理,可以快速便捷的配置设备。

【专利附图】

【附图说明】
[0006]附图1是4GE+8E1-CPE设备的连接示意图。
[0007]附图2是CPE模块的内部结构示意图。
[0008]附图3是FPGA芯片(EP5AGXFA5H4F35I3N)的内部结构示意图。

【具体实施方式】
[0009]对照附图1,其结构是包括CPE模块,该CPE模块共含14个接口,其中UNI侧4路10/100/1000Base-TX以太网接口分别用双绞线接至4路以太网网络的接口,8路El接口分另Ij用同轴电缆接至8路El业务接口 ;NNI侧的2路100Base-X光接口分别用光纤连接到光传输通道。实现把UNI侧(用户侧接口)的4路以太网业务数据、8路El业务数据根据设定的Qos流策略规则并添加MPLS-TP协议帧头后,通过NNI侧(网络侧接口)的2个100Base-X光口进行数据交互及传输。
[0010]4路10/100/1000Base-TX以太网接口的数据差分信号输出/输入端经过双绞线分别和4台交换机或者电脑PC的输入/输出端相接,如两者输入/输出端未能对应,4GE+8E1-CPE可以自动调整输出端为输入端、输入端为输出端,保证连接正确。8路EI接口的数据信号输出/输入端经过同轴电缆分别和8路El业务终端设备的输入/输出端相接。2路100Base-X光接口的光信号输出/输入端经过光纤分别和一台PTN网络设备的2路100Base-X光接口的输入/输出端或者两台PTN网络设备的100Base-X光接口的输入/输出端相接。
[0011]对照附图2,CPE模块,其结构包括FPGA芯片(EP5AGXFA5H4F35I3N)、DDRIII芯片(MT41J128M16)、锁相环芯片(AD9516-4)、El-LIU 芯片(IDT82V2058)、以太网 PHY 芯片(88E1543)、CPU芯片(MPC8308),其中以太网PHY芯片(88E1543)的信号输出/输入端通过SGMII接口与FPGA芯片(EP5AGXFA5H4F35I3N)的信号输入/输出端对应相接,El-LIU芯片(IDT82V2058)的信号输出/输入端通过TDM接口与FPGA芯片(EP5AGXFA5H4F35I3N)的信号输入/输出端对应相接,DDRIII芯片(MT41J128M16)的信号输出/输入端通过DDRIII总线与FPGA芯片(EP5AGXFA5H4F35I3N)的信号输入/输出端对应相接,锁相环芯片(AD9516-4)的信号输入/输出端通过时钟接口与FPGA芯片的信号输出/输入端对应相接,CPU芯片(MPC8308)的信号输出/输入端通过LocBus总线与FPGA芯片的信号输入/输出端对应相接。
[0012]以太网PHY芯片(88E1543)完成以太网传输物理层的功能,主要完成将数据连接到传输介质。遵循IEEE 802.3z标准,功能包括对信号的编译码、收发处理、时钟提取等。
[0013]El-LIU芯片(IDT82V2058)完成El物理层的功能,主要完成TDM数据连接到El传输介质。功能包括对信号的编译码、抖动抑制、告警处理、时钟提取等。
[0014]DDRIII芯片(MT41J128M16)完成数据缓存空间的功能,为数据提供足够的缓存深度。
[0015]FPGA芯片(EP5AGXFA5H4F35I3N)完成将4路以太网数据、8路TDM数据、2路MPLS-TP数据之间的交互转发、帧头处理、以及Qos流策略控制等。
[0016]FPGA芯片把4路SGMII 口的以太网数据添加可配置的MPLS-TP帧头后转发至MPLS-TP数据口 ;对8路TDM数据分别进行存储、封包、增加MPLS-TP帧头、增加时间戳后转发至MPLS-TP数据口 ;这些转发的速度均受到Qos流策略控制的限制。
[0017]锁相环芯片(AD9516-4)完成对设备时钟的闭环控制调整和倍频的功能。最大限度的减少时钟的漂移。
[0018]CPU芯片(MPC8308)完成对所有芯片的控制和处理,并实现DCN管理。可以通过上位机(PC)快速便捷的配置设备。
[0019]对照附图3,FPGA芯片内部的结构包括时钟处理模块、以太网数据处理模块、TDM数据封包模块、缓存交换模块、MPLS-TP处理模块、Qos控制模块、寄存器及DCN管理模块。时钟处理模块的的信号输出端通过全局时钟与其他所有模块的信号输入端对应相接;以太网数据处理模块的信号输出/输入端通过数据接口I与缓存交换模块的信号输入/输出端对应相接;TDM数据封包模块的信号输出/输入端通过数据接口 2与缓存交换模块的信号输入/输出端对应相接;Qos控制模块的信号输出/输入端通过Qos控制口与缓存交换模块的信号输入/输出端对应相接;缓存交换模块的信号输出/输入端通过MPLS-TP数据口与MPLS-TP处理模块的信号输入/输出端对应相接;寄存器及DCN管理模块的信号输出/输入端通过寄存器控制总线分别与其他模块的信号输出/输入端对应相接。
[0020]其中时钟处理模块配合外部锁相环芯片实现对设备的时钟进行全局处理和同步,让整个设备时钟处于同步状态。
[0021]以太网数据处理模块实现对以太网SGMII 口来的串行数据进行读取和整理。
[0022]TDM数据封包模块实现对TDM数据进行重组合并封装成一个个以太网包。
[0023]缓存交换模块实现对以太网数据处理模块、MPLS-TP处理模块、TDM数据封包模块多个来源的数据进行缓存并按照设定的规则转发。
[0024]Qos控制模块实现对缓存交换模块中的包进行数据整形、队列调整、拥塞丢弃等处理,防止设备在数据量超出限度的情况下保障重要业务不中断。
[0025]MPLS-TP处理模块对下行数据解析MPLS-TP帧头报文,对上行数据添加MPLS-TP帧头,实现与PTN网络的无缝数据连接。
[0026]寄存器及DCN管理模块实现对FPGA内部的其他模块的配置参数进行配置,让整个设备可配置可管理,并实现DCN管理通道。
【权利要求】
1.4GE+8E1-CPE设备,其特征是包括一个CPE模块,该CPE模块共含14个接口,其中第1、第2、第3、第4个接口是UNI侧4路10/100/1000Base-TX以太网接口分别用双绞线对应接至4路以太网网络的第1、第2、第3、第4个接口,第5、第6、第7、第8、第9、第10、第11、第12个接口是8路El的接口分别用同轴电缆对应接至8路El业务的第1、第2、第3、第4个接口,第5、第6、第7、第8个接口 ;第13、第14个接口是NNI侧的2路100Base-X光接口分别用光纤对应连接光传输的第1、第2个通道。
2.根据权利要求1所述的4GE+8E1-CPE设备,其特征是所述CPE模块,其结构包括FPGA芯片、DDRIII芯片、锁相环芯片、El-LIU芯片、以太网PHY芯片、CPU芯片,其中以太网PHY芯片的信号输出/输入端通过SGMII接口与FPGA芯片的信号输入/输出端对应相接,El-LIU芯片的信号输出/输入端通过TDM接口与FPGA芯片的信号输入/输出端对应相接,DDRIII芯片的信号输出/输入端通过DDRIII总线与FPGA芯片的信号输入/输出端对应相接,锁相环芯片的信号输入/输出端通过时钟接口与FPGA芯片的信号输出/输入端对应相接,CPU芯片的信号输出/输入端通过LocBus总线与FPGA芯片的信号输入/输出端对应相接。
【文档编号】H04L12/02GK204119253SQ201420434499
【公开日】2015年1月21日 申请日期:2014年8月4日 优先权日:2014年8月4日
【发明者】郑元先, 鄢然, 王雅荣 申请人:南京普天网络有限公司, 南京普天通信股份有限公司
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1