一种点对多点微波通信系统时钟同步电路及其运行方法和应用与流程

本发明涉及一种点对多点微波通信系统时钟同步电路及其运行方法和应用，属于无线微波通信技术领域。

背景技术：

点对多点微波通信系统是在视距范围或经中继转接，以微波波段电磁波为介质进行语音、数据、图像等信息传输的一种先进的通信系统，主要由中心站、用户站、中继站等组成。点对多点微波通信系统具有容量大、质量好、组网灵活等特点，是国家通信网的一种重要通信手段，也适用于电力、油田、矿山、港口等各种专用通信网。

点对多点微波通信系统采用的多址方式有FDMA、CDMA、TDMA等，基于频率资源、通信容量等因素，系统多采用TDMA多址方式。双工方式有FDD和TDD。

FDD系统中，由于下行信息是连续发送，时钟同步特征信息可以实时获取来维持时钟同步。而TDD系统中，下行数据是突发模式，时钟同步特征信息并不连续，若系统采用高精度时钟源，可以实现系统通信，但是成本过高。如何设计一种适用于TDD方式点对多点微波通信系统的低成本、通用、可靠的时钟同步电路成为亟待解决的技术问题。

点对多点微波通信系统如果要保证通信的正常进行，需要各用户站对中心站保持时钟同步、帧同步和网同步条件，而时钟同步又是系统工作的首要必要条件。传统时钟同步采用的方法大多为通过室外单元的解调模块跟踪锁定中心站时钟信息，然后把同步后的时钟传送到室内单元链路层，链路层根据该同步时钟进行通信帧的收发工作。该方法的缺点是，由于室内外连接介质和传输长度具有很大的变化性，导致室内外的数据收发时延一致性不好，且该时延值会被算入空中时延，降低了传输效率，增加了室内单元帧的收发控制难度。

技术实现要素：

针对基于TDD方式的点对多点微波通信系统时钟同步电路现状，本发明提供了一种低成本、通用、可靠的时钟同步电路。该电路核心思想是在用户站数据链路层采用低成本的压控晶振，通过FPGA平台捕获突发帧头信息，并检测帧头信息的时间偏差，经过数据处理产生压控晶振调整值，通过实时调整压控晶振频率，保证系统时钟同步。该设计电路成本低、电路简单、通用性强和可移植性好。

本发明还提供了上述电路的运行方法和应用。

术语解释

1、FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2、IIR数字滤波器，即“递归滤波器”。递归滤波器，顾名思义，具有反馈。

本发明的技术方案为：

一种点对多点微波通信系统时钟同步电路，包括室外单元、室内单元、Serdes接口电路，所述室外单元通过Serdes接口电路连接所述室内单元，通过Serdes接口电路实现所述室外单元与所述室内单元数据交互和时钟同步。

利用Serdes接口电路的高速、时钟恢复等特点实现室外单元、室内单元数据传递和时钟同步。

通过室内外接口协议实现所述室外单元与所述室内单元数据交互和时钟同步，所述室内外接口协议包括标准以太网帧的帧头部分、标准以太网帧的数据部分及标准以太网帧的帧校验序列部分，所述标准以太网帧的帧头部分包括前导码、界定符、目的地址、源地址、长度，所述标准以太网帧的数据部分包括室内外控制数据和时隙数据，所述标准以太网帧的帧校验序列部分包括帧校验。

根据本发明优选的，所述室外单元包括射频收发模块、时钟晶振、调制解调FPGA，所述室内单元包括链路层FPGA、DAC电路、RC滤波电路及压控晶振；所述Serdes接口电路包括位于所述室外单元的第一Serdes接口及位于所述室内单元的第二Serdes接口；

所述调制解调FPGA连接所述第一Serdes接口；所述第二Serdes接口连接所述链路层FPGA；所述射频收发模块、所述时钟晶振分别连接所述调制解调FPGA，所述链路层FPGA、所述DAC电路、所述RC滤波电路及所述压控晶振依次环形连接；

所述射频收发模块用于通信数据的无线收发；

所述时钟晶振用于为所述第一Serdes接口提供参考时钟；

所述调制解调FPGA根据所述链路层FPGA发送的时隙控制数据包，实时搜索来自中心站的帧头数据，待捕捉到帧头数据后，记录下当前帧头到达时的时间计数值，并打包成以标准以太网帧结构格式发送到所述链路层FPGA；

所述链路层FPGA根据接收到的当前帧头到达时时间计数值，与上一帧头到达时时间计数值进行偏差信息处理，得到偏差数据，送到所述DAC电路，通过所述DAC电路转换为压控模拟信号；

所述压控模拟信号通过所述RC滤波电路后，发送至所述压控晶振，控制其输出频率逐步同步到中心站时钟。

室外单元、室内单元主要以FPGA为核心处理平台。采用的FPGA芯片具有丰富的I/O资源、逻辑资源、静态随机存储器资源、PLL、DSP和多种I/O电平标准。

第一Serdes接口及第二Serdes接口均采用标准以太网帧结构，通过利用时间计数值方式发送时隙控制数据包实现室内单元对室外单元通信数据包的准确收发控制，所有通信帧的收发基准时刻均在室外单元。

根据本发明优选的，所述RC滤波电路包括电阻R1、电容C1，所述电阻R1的一端连接所述DAC电路，所述压控晶振分别连接所述电阻R1的另一端及所述电容C1的一端。RC滤波电路用于滤除压控信号上的干扰成分。

根据本发明优选的，电阻R1的电阻值为1KΩ，所述电容C1的电容值为0.1μF。

根据本发明优选的，所述压控晶振的压控控制范围不小于±50ppm。满足通信系统时钟接口频率范围要求。

根据本发明优选的，所述链路层FPGA包括PLL模块及IIR数字滤波器，所述PLL模块用于产生链路层FPGA内部所需时钟频率，所述IIR数字滤波器用于滤除空中传输抖动和数字采样抖动。

根据本发明优选的，所述IIR数字滤波器计算当前时钟偏差数据x(n)的公式如式(Ⅰ)所示：

y(n)＝(1-α)*y(n-1)+α*x(n) (Ⅰ)

式(Ⅰ)中，y(n)是指当前帧头到达时时间计数值，y(n-1)是指上一帧头到达时时间计数值，α为系数，α的取值范围为0.1-0.4。

上述时钟同步电路的运行方法，具体步骤包括：

(1)所述链路层FPGA通过第一Serdes接口及第二Serdes接口发送时隙控制数据包至所述调制解调FPGA；

(2)根据所述链路层FPGA发送的时隙控制数据包，所述调制解调FPGA实时搜索来自中心站的帧头数据，待捕捉到系统帧信息开始位置后，记录下当前帧头到达时时间计数值，并打包成标准以太网帧结构格式发送到所述链路层FPGA；

(3)所述链路层FPGA根据接收到的当前帧头到达时时间计数值，与上一帧头到达时时间计数值进行偏差信息处理，得到偏差数据，发送到所述DAC电路，通过所述DAC电路转换为压控模拟信号；

(4)所述压控模拟信号通过所述RC滤波电路后，发送至所述压控晶振，控制其输出频率逐步同步到中心站时钟。

上述时钟同步电路的应用，适用于不小于125Hz的不同系统帧频的时钟同步。

本发明的有益效果为：

本时钟同步电路采用FPGA为核心处理平台，通过Serdes接口电路实现室内外数据交互和时钟同步；同时结合高效的室内外接口协议，通过利用时间计数值方式发送时隙控制数据包实现室内单元对室外单元通信数据包的准确收发控制，所有通信帧的收发基准时刻均在室外单元，解决了由于室内外连接介质和传输长度引起的时延和时延变化问题。该时钟同步电路传输效率高、实现成本低、通用可靠。

附图说明

图1为本发明所述时钟同步电路的连接框图；

具体实施方式

下面结合说明书附图和实施例对本发明作进一步限定，但不限于此。

实施例1

一种点对多点微波通信系统时钟同步电路，包括室外单元、室内单元、Serdes接口电路，所述室外单元通过Serdes接口电路连接所述室内单元，通过Serdes接口电路实现所述室外单元与所述室内单元数据交互和时钟同步。

利用Serdes接口电路的高速、时钟恢复等特点实现室外单元、室内单元数据传递和时钟同步。

通过室内外接口协议实现所述室外单元与所述室内单元数据交互和时钟同步，所述室内外接口协议包括标准以太网帧的帧头部分、标准以太网帧的数据部分及标准以太网帧的帧校验序列部分，所述标准以太网帧的帧头部分包括前导码、界定符、目的地址、源地址、长度，所述标准以太网帧的数据部分包括室内外控制数据和时隙数据，所述标准以太网帧的帧校验序列部分包括帧校验。如表1所示：

表1

所述室外单元包括射频收发模块、时钟晶振、调制解调FPGA，所述室内单元包括链路层FPGA、DAC电路、RC滤波电路及压控晶振；所述Serdes接口电路包括位于所述室外单元的第一Serdes接口及位于所述室内单元的第二Serdes接口；

所述调制解调FPGA连接所述第一Serdes接口；所述第二Serdes接口连接所述链路层FPGA；所述射频收发模块、所述时钟晶振分别连接所述调制解调FPGA，所述链路层FPGA、所述DAC电路、所述RC滤波电路及所述压控晶振依次环形连接；如图1所示。

所述射频收发模块用于通信数据的无线收发；

所述时钟晶振用于为所述第一Serdes接口提供参考时钟；

所述调制解调FPGA根据所述链路层FPGA发送的时隙控制数据包，实时搜索来自中心站的帧头数据，待捕捉到帧头数据后，记录下当前帧头到达时的时间计数值，并打包成以标准以太网帧结构格式发送到所述链路层FPGA；

所述链路层FPGA根据接收到的当前帧头到达时时间计数值，与上一帧头到达时时间计数值进行偏差信息处理，得到偏差数据，送到所述DAC电路，通过所述DAC电路转换为压控模拟信号；

所述压控模拟信号通过所述RC滤波电路后，发送至所述压控晶振，控制其输出频率逐步同步到中心站时钟。

室外单元、室内单元主要以FPGA为核心处理平台。采用的FPGA芯片具有丰富的I/O资源、逻辑资源、静态随机存储器资源、PLL、DSP和多种I/O电平标准。

第一Serdes接口及第二Serdes接口均采用标准以太网帧结构，通过利用时间计数值方式发送时隙控制数据包实现室内单元对室外单元通信数据包的准确收发控制，所有通信帧的收发基准时刻均在室外单元。

所述RC滤波电路包括电阻R1、电容C1，所述电阻R1的一端连接所述DAC电路，所述压控晶振分别连接所述电阻R1的另一端及所述电容C1的一端。RC滤波电路用于滤除压控信号上的干扰成分。

电阻R1的电阻值为1KΩ，所述电容C1的电容值为0.1μF。

所述压控晶振的压控控制范围不小于±50ppm。满足通信系统时钟接口频率范围要求。

所述链路层FPGA包括PLL模块及IIR数字滤波器，所述PLL模块用于产生链路层FPGA内部所需时钟频率，所述IIR数字滤波器用于滤除空中传输抖动和数字采样抖动。

所述IIR数字滤波器计算当前时钟偏差数据x(n)的公式如式(Ⅰ)所示：

y(n)＝(1-α)*y(n-1)+α*x(n) (Ⅰ)

式(Ⅰ)中，y(n)是指当前帧头到达时时间计数值，y(n-1)是指上一帧头到达时时间计数值，α为系数，α的取值范围为0.1-0.4。

实施例2

实施例1所述的时钟同步电路的运行方法，具体步骤包括：

(1)所述链路层FPGA通过第一Serdes接口及第二Serdes接口发送时隙接收控制数据包至所述调制解调FPGA；

(2)根据所述链路层FPGA发送的时隙接收控制数据包，所述调制解调FPGA实时搜索来自中心站的帧头数据，待捕捉到帧头数据后，记录下当前帧头到达时的时间计数值，并打包成以标准以太网帧结构格式发送到所述链路层FPGA；

(3)所述链路层FPGA根据接收到的当前帧头到达时时间计数值，与上一帧头到达时时间计数值进行偏差信息处理，得到偏差数据，发送到所述DAC电路，通过所述DAC电路转换为压控模拟信号；

(4)所述压控模拟信号通过所述RC滤波电路后，发送至所述压控晶振，控制其输出频率逐步同步到中心站时钟。

实施例3

实施例1所述的时钟同步电路的应用，适用于不小于125Hz的不同系统帧频的时钟同步。