一种基于异步时钟的高速数据传输装置及方法与流程

本发明属于工业控制领域，尤其涉及一种基于异步时钟的高速数据传输装置和方法，主要用于解决工业控制领域中高速实时数据的传输问题。

背景技术：

在工业控制领域目前流行着多种标准的通信协议，如RS485、RS232、CAN等，其通讯速率最高的RS484一般也工作在10M以下，所以不能用于传输高速数据。以太网能够达到100M以上的通讯速率，但协议中的CSMA/CD访问机制造成了实时性无法保证，不适于用于工控领域。

在高速数据传输领域SERDES技术占据着垄断的地位，其传输速率一般在Gbit以上，这就造成适配的器件、芯片等均有很高的要求，从而造成了其成本的上升，通用性方面也较弱。

现有的数据恢复技术中有采用过采样的方法进行数据恢复的技术，但其普遍采用的是时钟数据恢复算法（CDR），若想准确的实现CDR就必须避免连续多位的0或1。这就要有复杂的编码解码手段，并且时钟数据恢复的算法也很复杂，这样就造成整个技术实现非常复杂。

技术实现要素：

为了解决工业控制领域中百兆级别的数据传输问题，本发明的目的之一是提供一种基于异步时钟的高速数据传输装置。

本发明解决其技术问题所采用的技术方案是：一种基于异步时钟的高速数据传输装置，包括一个控制单元，用于完成数据的收发控制，以及数据帧的组装与解析；一个发送单元，用于进行数据输出；一个发送RAM单元和一个接收RAM单元，用于对数据进行缓冲，提高收发通道与控制单元对接的效率与可靠性；一个信号转换单元，用于物理层的信号匹配；一个时钟单元，用于输出多个相差一定角度的同频时钟；一个求或输出单元以及多个数据恢复单元和通信通道，每个数据恢复单元分别用不同的时钟进行数据采样恢复工作。

所述的一种基于异步时钟的高速数据传输装置，其数据恢复单元的数目不低于四个。

所述的一种基于异步时钟的高速数据传输方法，其通信通道接收LVDS、BLVDS或光纤信号。

所述的一种基于异步时钟的高速数据传输方法，其数据恢复单元包括采样单元、帧头检测单元、双口RAM和校验单元；所述的采样单元用于采样数据，所述的双口RAM支持主控制逻辑与数据接收逻辑工作于不同的频率下实现异步工作，所述的帧头单元在检测通过时将数据缓存至双口RAM中，并对数据进行校验，校验通过则表示接收到正确数据并上传数据，否则丢弃数据。

本发明的目的之二是提供一种采用分时采样技术，使得在同频异步时钟域中能对高速数据进行可靠的恢复的基于异步时钟的高速数据传输方法。

本发明解决其技术问题所采用的技术方案是：一种基于异步时钟的高速数据传输方法，包括如下步骤

a）、控制单元根据设定帧格式将数据填充到发送RAM单元中，然后启动发送指令；

b）、发送单元在收到发送指令后，在发送时钟的上升沿发送数据，直到发送RAM单元中的数据被发送完为止；

c）、信号转换单元将发送单元发送的Bit流转换成物理链路对应的信号，通过发送通道发至接收方，完成发送过程；

d）、接收通道收到外部输入信号后，首先经过信号转换单元，然后将转换后的信号送至芯片中；

e）、送入芯片的信号被同时送至多个数据恢复单元中，采样单元基于各自的接收时钟进行数据恢复。

进一步，所述的传输数据帧包含起始标志、帧头、地址段、可变长数据段、校验字段。

进一步，当采样单元检测到特定帧头时表示数据帧的开始，开始将数据缓存至收口RAM中；帧接收完后校验单元对数据进行校验，可以为CRC、求和校验等，校验通过时，表示此通道正确的恢复了数据，校验未通过时丢弃数据。

再进一步，数据恢复单元用求或输出单元将正确的数据传输至RAM单元中。

更进一步，控制单元根据接收RAM单元发送来的ready信号读取接收数据的读取，最终完成整个数据的发送与接收恢复

本发明的有益效果是：工作时，控制单元完成数据的收发控制，发送RAM单元和接收RAM单元负责数据的缓存，发送单元和数据恢复单元分别负责数据的发送和接收，信号转换单元负责物理层的信号匹配工作，高速数据收发单元只需根据本地时钟便能完成数据的收发工作，通信的另一端也必须采用相同的高速数据收发单元与其对接。

传输方法中数据收发均采用频率相同的本地时钟，一个发送时钟为360°，发送通道在时钟的上升沿发送数据，接收通道设有n个接收单元，各个单元的采样单元的采样时钟依次相差360/n度，从而保证数据至少能被一个单元正确恢复，最后将校验通过的数据传至控制单元。

与现有技术相比，本发明的通信速率得到了大幅提升，且通信速率可跟据实际情况灵活确定，适应性强；通信协议可自定义；降低了编程难度，在普通FPGA芯片中即可实现，实现简单；对高速数据不但高效可靠，而且波特率可根据器件自行调整，有很强的灵活性。

附图说明

图1为本发明高速数据传输装置的结构框图；

图2为高速数据发送与单元的逻辑功能连接关系示意图；

图3为高速数据收发单元间的连接示意图。

具体实施方式

为了更加清楚的阐述本发明方案，下面结合附图和实例对发明内容进行进一步的说明。应当理解，此处所描述的具体是实施例仅用于解释本发明，保护范围并不局限于所述实例。

参照图1所示，本发明公开了一种基于异步时钟的高速数据传输装置，包括

一个控制单元，用于完成数据的收发控制，以及数据帧的组装与解析。

一个发送单元，用于在时钟的上升沿（或下降沿）进行数据输出，无输出时将信号置为常高（或常低）。

一个发送RAM单元和一个接收RAM单元，用于对数据进行缓冲，以提高收发通道与控制单元对接的效率与可靠性。

一个信号转换单元，用于物理层的信号匹配。

一个时钟单元，用于输出多个相差一定角度的同频时钟，时钟单元要求有足够的精度。

一个求或输出单元以及多个数据恢复单元和通信通道，每个数据恢复单元分别用不同的时钟进行数据采样恢复工作；若数据恢复单元数目为n（n≥4），则每个单元的工作时钟间隔为360/n度，数据收发均采用频率相同的本地时钟，一个发送时钟周期为360°，发送通道在时钟上升沿发送数据，接收通道设有n个接收单元，各个单元的采样时钟依次相差360°/n，从而保证数据至少能被一个单元正确恢复，最后将校验通过的数据传至控制单元。

其中，所述数据恢复单元的数目不低于四个。

其中，所述的通信通道采用LVDS、BLVDS或光纤信号，通信通道采用等方式，要求满足高速率和抗干扰能力需求。

此外，所述的数据恢复单元包括采样单元、帧头检测单元、双口RAM和校验单元；所述的采样单元用于在各自时钟的上升沿（或下降沿）采样数据，所述的双口RAM支持主控制逻辑与数据接收逻辑工作于不同的频率下实现异步工作，所述的帧头单元在检测通过时将数据缓存至双口RAM中，并对数据进行校验，校验通过则表示接收到正确数据并上传数据，否则丢弃数据。

工作时，控制单元完成数据的收发控制，发送RAM单元和接收RAM单元负责数据的缓存，发送单元和数据恢复单元分别负责数据的发送和接收，信号转换单元负责物理层的信号匹配工作，高速数据收发单元只需根据本地时钟便能完成数据的收发工作，通信的另一端也必须采用相同的高速数据收发单元与其对接。

本发明提供的采用多路恢复配合帧头加校验的实现方法不但简单可靠，而且通过双口RAM实现了收发通道与主逻辑单元的隔离，可以使两者工作在不同的时钟域内。另外通过对物理层链路的优化手段也增强了此技术手段的可靠性和抗干扰能力，更具有实用价值。

参照图2所示，一种基于异步时钟的高速数据传输方法，包括如下步骤：

a）、控制单元根据设定帧格式将数据填充到发送RAM单元中，然后启动发送指令，所述的传输数据帧包含起始标志、帧头、地址段、可变长数据段、校验字段；

b）、发送单元在收到控制单元的发送指令后，在发送时钟的上升沿发送数据，直到发送RAM单元中的数据被发送完为止；

c）、信号转换单元将发送单元发送的Bit流转换成物理链路对应的信号，通过发送通道发至接收方，完成发送过程；

d）、接收通道收到外部输入信号后，首先经过信号转换单元（相当于发送单元的逆过程），然后将转换后的信号送至芯片中；

e）、送入芯片的信号被同时送至多个数据恢复单元中，采样单元基于各自的接收时钟进行数据恢复；

f）、当采样单元检测到特定帧头时表示数据帧的开始，开始将数据缓存至收口RAM中；帧接收完后校验单元对数据进行校验，可以为CRC、求和校验等，校验通过时，表示此通道正确的恢复了数据，校验未通过时丢弃数据；

g）、由于在同频时钟下，多个恢复单元必然有一个或多个采样单元能够落入数据信号的有效眼图中，所以数据恢复单元中必然有正确数据输出，用求或输出单元将正确的数据传输至RAM单元中；

h）、控制单元根据接收RAM单元发送来的ready信号读取接收数据的读取，最终完成整个数据的发送与接收恢复。

本发明传输方法可在FPGA、CPLD等多种可编程器件上实现，支持单线LVDS、BLVDS、光纤等多种物理传输介质，传输速率最高可达到400M，可自定义传输协议，具有很强的实时性。

高速数据的传输必须是在两个拥有相同高速数据收发单元的系统间进行，其连接关系如图3所示，将高速数据收发单元1的发送接口连接至高速数据收发单元2的接收接口，同样将单元1的接收接口连接至单元2的发送接口。

数据从单元1的发送接口发出后进入单元2的接收接口，然后依次经过采样单元、帧头检测、双口RAM、校验单元，最终将多个单元输出的结果通过求或后输出正确结果。

上述实施例仅例示性说明本发明的原理及其功效，以及部分运用的实施例，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。