一种用于CMOS图像传感器的列级ADC电路的制作方法

本发明涉及一种用于CMOS图像传感器的ADC电路，特别是涉及一种用于CMOS图像传感器的列级ADC电路。

背景技术：

随着CMOS集成工艺技术和图像处理技术的不断提高，CMOS图像传感器技术得到飞速发展。CMOS图像传感器因具有易集成、低功耗、低成本等突出的优点，大量应用于视觉图像设备。ADC是CMOS图像传感器模拟信号和数字信号的转换装置，对图像传感器性能起着至关重要的作用。目前CMOS图像传感器中的ADC主要有三种类型，芯片级ADC、列级ADC、像素级ADC。

相比于芯片级ADC，列级ADC对转换速度的要求相对较低，大大降低了ADC电路的功耗和设计难度；相比像素级ADC，ADC由像素内转移到像素阵列外，大大提高了填充因子，从而提高了图像传感器的灵敏度，同时对ADC电路面积要求相对宽裕。因此，图像传感器中主要采用列级ADC设计。

工业设计中最常用的CMOS图像传感器列级ADC有逐次逼近ADC(SAR ADC)、循环ADC(Cyclic ADC)和单斜ADC(SS ADC)。一般地，N位逐次逼近型ADC和循环ADC需要N个时钟周期，得到一个数字码，相对于单斜ADC，转换速度快，然而逐次逼近型ADC一般会包含一个完整的DAC，面积较大，不利于列级集成；循环ADC硅片面积小，转换速率高，但其每一列都包含一个高速运算放大器，增加了芯片功耗，且信噪比(SNR)较低。单斜ADC的电路面积小、功耗低，但转换时间长，每个N-bit的单斜ADC需要2N个时钟周期(SAR和单斜ADC只需要N个时钟周期)。

技术实现要素：

本发明旨在克服传统技术的不足，提供一种芯片面积小、转换速率高、功耗低的电流型逐次逼近ADC结构，本发明的ADC电路克服了传统列级电压型逐次逼近ADC的缺点，可满足CMOS图像传感器应用要求。

本发明一种用于CMOS图像传感器的列级ADC电路，所述ADC电路包括：电压-电流转换电路I1、电流逼近电路I2、电流-电压转换电路I3、比较器I4和数字逻辑控制模块I5；所述电压-电流转换电路I1、电流逼近电路I2、电流-电压转换电路I3、比较器I4和数字逻辑控制模块I5依次电连接；所述电压-电流转换电路I1将采样的像素电压Vpixel线性转换为对应的像素电流Ipixel，所述电流逼近电路I2在数字逻辑控制下，采用逐次逼近的方式抵消像素电流，所述电流-电压转换电路I3将抵消后所剩的电流Ileft线性转换为电压Vleft，所述比较器I4将Vleft与Vref进行比较，所述数字逻辑控制模块I5根据比较结果控制抵消电流大小，最终在逻辑控制下，受控抵消的电流近似等于像素电流Ipixel，实现模拟信号-数字信号转换；所述CMOS图像传感器列级ADC电路独立包含上述所有电路单元，列级ADC电路之间除了时钟和偏置电路共用之外，再无其他公共电路。

优选地，所述电压-电流转换电路I1用于将采样保持器S/H采样的像素电压Vpixel线性转换成对应的像素电流Ipixel，即Ipixel＝Vpixel/R。

优选地，所述电流逼近电路I2用于用已知的抵消电流逼近未知的像素电流；所述电流逼近电路I2采用数字逻辑电路控制的抵消电流Icancel与像素电流Ipixel相减，即抵消像素电流；当抵消电流Icancel小于像素电流Ipixel，则逻辑控制使Icancel增大，反之则减小Icancel，当抵消电流Icancel和像素Ipixel的差值达到预设值内时，近似认为Icancel＝Ipixel，即实现电流逼近；所述数字逻辑控制抵消电流Icancel即是一个电流DAC过程。

优选地，所述电流-电压转换电路I3用于将被抵消后的剩余像素电流Ileft，转换为电压Vleft，转换关系为Vleft＝Ileft×R。

优选地，所述比较器I4用于将Vleft与预设参考电压Vref比较。

优选地，所述数字逻辑控制模块I5用于根据Vleft和Vref的比较结果，调整抵消电流Icancel的大小，最终完成所述电流逼近，并输出像素电压对应的数字码。

本发明的技术特点及效果：本发明采用了逐次逼近型ADC的原理，将采样的像素电压转换成电流信号，然后用电流逼近的方式实现A-D转换。本发明继承了传统逐次逼近型ADC转换速度快的优点，同时采用电流DAC的方式实现逐次逼近，与传统逼近型ADC所采用的电压DAC逼近方式相比，省去了电阻分压网络和电容，大大地降低了电路面积；另外本发明的ADC中不需要循环ADC中所要求的高速运算放大器，而且本发明所涉及的电流型DAC不需要运算放大器，功耗低，电路结构简单。因而本发明的ADC电路可应用于CMOS图像传感器列级AD转换。

附图说明

图1是本发明ADC的技术方案。

图2是本发明ADC的具体实施例电路。

图3是本发明ADC的受控电流源具体实施电路。

图4是本发明ADC的工作时序图。

图5是本发明ADC的数字逻辑状态转换图。

具体实施方式

本发明采用逐次逼近的设计思想，首先将模拟的像素电压转换为电流，然后在数字逻辑控制下调节抵消电流，采用逐步逼近的方式抵消像素电流，最终将像素电压转换得到的像素电流全部抵消，从而根据已知的抵消电流得到像素电压对应的数字码，实现模数转换。

图2是本发明ADC的具体实施例电路，如图2所示，本发明的ADC包括电压-电流转换电路I1、电流逼近电路I2、电流-电压转换电路I3、比较器I4、数字逻辑控制模块I5和一个电流-电压转换电阻R2。

所述电压-电流转换电路I1包括一个运算放大器、两个PMOS管和一个电阻。所述运算放大器OPA的负极输入接采样的模拟电压Vpixel，正极输入接第一电阻R1的一端，运算放大器OPA的输出接第一PMOS管M1的栅极；第一PMOS管M1和第二PMOS管M2连接成共源共栅结构的电流源，第二PMOS管的栅极接外部电路输入的偏置电压Vbp，共源共栅电流源的优点在于其电流大小取决于电流源管的栅极电压，受MOS管沟道调制效应影响小，提供的电流稳定。所述电压-电流转换电路的工作原理是采用运算放大器虚短虚断的原理，通过改变PMOS管M1的栅极电压，调节像素电流Ipixel，使得运算放大器OPA的正极输入等于负极输入，即Ipixel×R＝Vpixel，设第一电阻R1的电阻值为R。

所述电流逼近电路I2包括四个PMOS管和一个受控电流模块。其中第三PMOS管M3和第四PMOS管M4接成共源共栅电流源，作用是镜像转移像素电流Ipixel；第五PMOS管M5和第六PMOS管M6也接成一个共源共栅电流源，作用是提供补偿电流Icmp，防止像素电流被抵消电流完全抵消后，电路中的一些电流源MOS管因漏极电压过低而无法工作在饱和区。第五PMOS管M5的栅极接外部偏置电压Vp，第六PMOS管M6的栅极接另一外部偏置电压Vbp。所述的受控电流模块包含n个电流源I0、I1、I2、……、In，和对应的n个受控开关D0、D1、D2、……、Dn(n与ADC的转换位数对应)，工作原理是当受控开关信号为高电平时，对应的电流源接入电路，例如，若D0为高电平则电流源I0接入电路，D0为低电平则电流源I0从电路中断开。所有接入电路的电流源的大小总和即为抵消电流Icancel。为实现快的转换速率，所述电流源I0、I1、I2、……、In的电流大小呈梯度设计，I0为最小电流源，In为最大电流源，假设电流源I0的电流值为I0，则电流源I1的电流值设为21×I0，电流源I2的电流值设为22×I0，以此类推，电流源In的电流值设为2n×I0。图3所示是一个8位ADC的受控电流模块具体实施电路。如图3所示，所述受控电流模块包含16个NMOS管，其中八个NMOS管MN1-MN8作用电流源，栅极均接外部偏置电压Vp，根据MOS管的电流模型，按比例设计NMOS管的宽长比来实现不同电流源之间的电流梯度；所述的另外八个NMOS管MN9-MN16用作电流源的开关管，分别由D0-D7控制。

所述电流-电压转换电路I3包括一个第二电阻R2。所述第二电阻R2的作用是将被Icancel抵消后的剩余电流Ileft转换为电压Vleft，为了与前面电压-电流转换电路I1模块保持一致，此处R2的电阻值同样设为R，即有Vleft＝Ileft×R＝(Ipixel+Icmp-Icancel)×R。

所述的比较器I4用于比较Vleft与预设电压Vref的大小，若Vleft＞Vref，比较器COMP输出高电平，表明抵消电流Icancel＜像素电流Ipixel，反之若Vleft＜Vref，比较器COMP输出低电平，表明抵消电流Icancel＞像素电流Ipixel。为了实现上述目的，需根据ADC转换精度设定Vref的电压值。假设CMOS图像传感器所要求的列级ADC的输入信号动态范围是0-Vm，转换位数为8位，则转换精度delta(分辨率)表示为delta＝Vm/28，设定Vref＝Icmp×R-0.5×delta。

所述数字逻辑控制模块I5，用于根据比较器COMP的比较结果，调整抵消电流Icancel的大小，最终实现电流逼近，输出像素电压对应的数字码。数字逻辑控制的状态转换如图5所示，S0是ADC转换的状态初始状态，采样保持电路采样像素电压，此时抵消电流控制开关的状态是D7为1，D6-D0均为0；S1状态：数字逻辑根据比较器COMP的输出结果判断抵消电流与像素电流的大小关系，从而决定D7是置0还是置1，判断方法是，若比较器COMP输出为低电平则表明抵消电流Icancel大于像素电流Ipixel，将D7置0，反之则D7继续保持为1，完成D7判断后，需要将D6置1，D5-D0仍保持为0，然后转换到S2状态；同理类推，直到完成该像素电压的模数转换，然后将对应的数字码存储起来，然后数字逻辑转换到S0状态，采样下一个像素电压，进行AD转换，最后ADC完成对应列所有像素电压的模数转换。图4所示是本发明ADC的工作时序图，其中clk1是采样保持电路的控制时钟，clk2是数字逻辑电路的控制时钟。

本发明不限于这里所述的特定实施例，对本工程领域的技术人员来说能够基于本发明思想进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，以上实施例只是对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例。