CMOS(互补金属氧化物半导体)图像传感器CIS的制作方法

本发明实施例涉及传感器领域，更具体的，涉及cmos(互补金属氧化物半导体)图像传感器cis。

背景技术：

用于智能电话和其它多用途装置中的cmos(互补金属氧化物半导体)图像传感器(cis)通常支持各种格式的视频和高分辨率视频，例如30帧每秒(fps)、60fps、120fps、240fps和/或其它帧速率和分辨率下的4k/2160p(3840x2160分辨率)、1080p(1920x1080分辨率)和720p(1280x720分辨率)。归因于cis读出电路速度、数据发射速度和存储要求的限制，通常从cis的全帧或选定子帧下取样较高帧速率视频。常见下取样比率包含二分之一垂直、二分之一水平(v:1/2，h:1/2)，以及三分之一垂直、三分之一水平(v:1/3，h:1/3)，但其它下取样比率是可能的。

当前cmos图像传感器(cis)设计使用列并行adc架构。在下取样读出中，速度(例如帧速率)通常与待读取的行的数目成反比，但与要读取的列的数目不成比例，因为当前cis包含像素阵列(或像素元件)的列adc，且因此读取时间受限行(或线)时间和模数转换时间限制，且不受列的数目影响。在下取样读取操作期间，当前cis仅利用列并行adc架构的一部分。

在下取样读出操作期间，不读取所述列和所述行的一部分。举例来说，在(v:1/2，h:1/2)下取样中，仅对cis中的行的一半和列的一半进行取样。在当前cis设计中，当在下取样操作期间跳过一列时，不使用耦合到跳过的列的列adc。对于(v:1/2，h:1/2)下取样，当前仅利用列adc的一半。对于(v:1/3，h:1/3)下取样，当前仅利用列adc的三分之一。

技术实现要素：

根据本发明实施例的一种cmos(互补金属氧化物半导体)图像传感器cis，其包括：像素元件阵列、多个列输出信号路径、列选路矩阵以及多个模/数转换器adc。像素元件阵列具有多个行和多个列；多个列输出信号路径耦合到像素元件阵列的多个列中的每一者的对应者；列选路矩阵耦合到用于多个列中的每一者的多个列输出信号路径中的每一者；多个模/数转换器adc耦合到列选路矩阵，其中列选路矩阵在下取样读取操作期间，将至少一个列输出信号路径选路到多个adc中的每一者。

附图说明

当结合附图阅读时，从以下实施方式最好地理解本发明实施例的各方面。应注意，根据工业中的标准惯例，各种特征不一定按比例绘制。事实上，为了论述清楚起见，可以任意增加或减小各种特征的尺寸。

图1说明根据一些实施例的包含像素阵列的cis，其具有用于所述阵列中的列的多个列输出信号路径和一列选路矩阵。

图2a说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图1的cis。

图2b说明根据一些实施例的经配置以用于(v:1/3，h:1/3)下取样读取操作的图1的cis。

图3a说明根据一些实施例的图2a中所说明的列选路矩阵。

图3b说明根据一些实施例的经配置以用于所有像素读取操作的图3a的列选路矩阵。

图3c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图3a的列选路矩阵。

图3d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图3a的列选路矩阵。

图4a说明根据一些实施例的图3a的列选路矩阵的第一列选路电路。

图4b说明根据一些实施例的图4a的第一列选路电路的示意图。

图5a说明根据一些实施例的图3a的列选路矩阵的第二列选路电路。

图5b说明根据一些实施例的图5a的第二列选路电路的示意图。

图6a说明根据一些实施例的图3a的列选路矩阵的第三列选路电路。

图6b说明根据一些实施例的图6a的第三列选路电路的示意图。

图7a说明根据一些实施例的包含2×2像素元件的cis，其具有多个列输出信号路径和一列选路矩阵。

图7b说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图7a的cis。

图7c说明根据一些实施例的经配置以用于(v:1/3，h:1/3)读取操作的7a的cis。

图8a说明根据一些实施例的图7a中所说明的cis的第一列选路矩阵。

图8b说明根据一些实施例的经配置以用于所有像素读取操作的图8a的第一列选路矩阵。

图8c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图8a的第一列选路矩阵。

图8d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图8a的第一列选路矩阵。

图9a说明根据一些实施例的图7a中所说明的cis的第二列选路矩阵。

图9b说明根据一些实施例的经配置以用于所有像素读取操作的图9a的第二列选路矩阵。

图9c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图9a的第二列选路矩阵。

图9d说明根据一些实施例的经配置以用于第一(v:1/3；h:1/3)下取样读取操作的图9a的第二列选路矩阵。

图9e说明根据一些实施例的经配置以用于第二(v:1/3；h:1/3)下取样读取操作的图9a的第二列选路矩阵。

图9f说明根据一些实施例的经配置以用于第三(v:1/3，h:1/3)下取样读取操作的图9a的第二列选路矩阵。

图9g说明根据一些实施例的经配置以用于第四(v:1/3，h:1/3)下取样读取操作的图9a的第二列选路矩阵。

图10说明根据一些实施例的包含2x4像素元件阵列的cis，其具有多个列输出信号路径和一列选路矩阵。

图11a说明根据一些实施例的图10中所说明的cis的第一列选路矩阵。

图11b说明根据一些实施例的经配置以用于所有像素读取操作的图11a的第一列选路矩阵。

图11c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图11a的第一列选路矩阵。

图11d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图11a的第一列选路矩阵。

图12a说明根据一些实施例的图11a的cis的第一列选路电路。

图12b说明根据一些实施例的图12a的第一列选路电路的示意图。

图13a说明根据一些实施例的图11a的cis的第二列选路电路。

图13b说明根据一些实施例的图13a的第二列选路电路的示意图。

图14a说明根据一些实施例的图11a的cis的第三列选路电路。

图14b说明根据一些实施例的图14a的第三列选路电路的示意图。

图15a说明根据一些实施例的图10中所说明的cis的第二列选路矩阵。

图15b说明根据一些实施例的经配置以用于所有像素读取操作的图15a的第二列选路矩阵。

图15c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图15a的第二列选路矩阵。

图15d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图15a的第二列选路矩阵。

图16a说明根据一些实施例的图15a的cis的第一列选路电路。

图16b说明根据一些实施例的图16a的第一列选路电路的示意图。

图17a说明根据一些实施例的图15a的cis的第二列选路电路。

图17b说明根据一些实施例的图17a的第二列选路电路的示意图。

图18a说明根据一些实施例的图15a的cis的第三列选路电路。

图18b说明根据一些实施例的图18a的第三列选路电路的示意图。

图19a说明根据一些实施例的图15a的cis的第四列选路电路。

图19b说明根据一些实施例的图19a的第四列选路电路的示意图。

图20a说明根据一些实施例的经配置以为图7a中说明的cis提供选择性像素输出的第三列选路矩阵。

图20b说明根据一些实施例的经配置以用于所有像素读取操作的图20a的第三列选路矩阵。

图20c说明根据一些实施例的经配置以用于第一(v:1/2，h:1/2)下取样读取操作的图20a的第三列选路矩阵。

图20d说明根据一些实施例的经配置以用于第二(v:1/2，h:1/2)下取样读取操作的图20a的第三列选路矩阵。

图20e说明根据一些实施例的经配置以用于第一(v:1/3；h:1/3)下取样读取操作的图20a的第三列选路矩阵。

图20f说明根据一些实施例的经配置以用于第二(v:1/3，h:1/3)下取样读取操作的图20a的第三列选路矩阵。

图20g说明根据一些实施例的经配置以用于第三(v:1/3，h:1/3)下取样读取操作的图20a的第三列选路矩阵。

具体实施方式

以下揭露内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来简化本揭示。当然，这些组件以及布置仅为实例且并不意图是限制性的。例如，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本揭示可在各种实例中重复参考标号和/或字母。此重复是出于简化和清晰的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。

在各种实施例中，揭示一种具有像素阵列的cmos(互补金属氧化物半导体)成像传感器(cis)，其针对所述阵列中的每一列包含多个列输出信号路径。在一些实施例中，所述多个列输出信号路径包含至少三个信号路径。所述列输出信号路径中的每一者耦合到列选路矩阵，其将在列输出选路路径中的一或多者处接收到的信号选路到多个列模/数转换器(adc)列选路矩阵经配置以基于所执行的读取操作的类型来接收多个控制信号，例如所有像素读取操作、(v:1/2，h:1/2)下取样读取操作、(v:1/3，h:1/3)下取样读取操作，和/或任何其它合适的读取操作。列选路矩阵允许选路列输出信号，使得在读取操作中的任一者期间利用所有的列adc，包含(但不限于)(v:1/2，h:1/2)或(v:1/3，h:1/3)下取样读取操作。

图1说明包含像素10的阵列4的cis2的一个实施例。像素阵列4包含多个列6a到6h以及多个行8a到8f。行8a到8f中的每一者耦合到经配置以在读取操作期间驱动行8a到8f的行驱动器电路12。每一列6a到6h包含多个列输出信号路径16a到16c，其耦合到相应列8a到8h中的像素10中的至少一者。当执行读取操作时，通过行解码器和驱动器12来激活阵列4中的像素10的至少一部分，以在列输出信号路径16a到16c中的一者上产生输出。每一像素10的输出由列选路矩阵14选路到列adc18a到18h中的一者。列adc18a到18f将像素10中的每一者检测到的图像数据转换为数字信号，将其提供到一或多个额外电路元件，例如存储元件(未图示)、图像信号过程(isp)(未图示)，或输出到芯片外。

在所有像素读取操作期间，通过列选路矩阵14将列6a中的像素10中的每一者选路到对应于列6a的列adc18a。像素10中的每一者由行驱动器电路12激活，且由列adc18a循序地读取，例如从第一行8a开始，且循序地进行通过列6a中的每一后续行8b到8f。在所说明的实施例中，每一列6a到6h具有对应的adc18a到18h，所有像素读取操作的读取时间取决于cis2中的行8a到8f的数目，但将了解，具有比列多或少的adc的实施例在本发明实施例的范围内。所有像素读取操作基于行解码器和驱动器12的响应时间、像素10以及列adc18a到18h的a/d转换时间，花费预定量的时间，×。在一些实施例中，仅读取像素10中的一些来提供较高帧速率，例如用于高速视频捕获。在一些实施例中，将多个控制信号22提供到列选路矩阵14，以基于正执行的读取操作来配置列选路矩阵14，所述读取操作例如为所有像素读取操作、(v:1/2，h:1/2)下取样读取操作，(v:1/3，h:1/3)下取样读取操作和/或任何其它合适的读取操作。

图2a说明具有像素10的阵列4a的cis2a的一个实施例。cis2a类似于相对于图1论述的cis2，且本文中不再重复类似描述。cis2a被配置成用于(v:1/2，h:1/2)下取样读取操作。在下取样读取操作期间，仅读取像素阵列4中的像素10的子集。举例来说，在(v:1/2，h:1/2)下取样读取操作期间，cis2仅读取行8a到8f的一半以及列6a到6h的一半，从而导致cis2仅读取的阵列4中的总像素10的1/4。在所说明的实施例中，读取第一列6a和第二列6b的第一行8a和第二行8b，且跳过第三行8c和第四行8d。类似地，读取第五行8e和第六行8f，且跳过第七行8g和第八行8h。针对阵列4a的每一行8a到8m以及列6a到6p重复此模式。来自所激活的像素10a到10d的信号通过列输出信号路径16a到16c选路到列选路矩阵14，其将所述信号中的每一者选路到列adc18a到18p中的一者。列选路矩阵14在列输出信号路径16a到16b中的每一者上选路所述信号，使得在(v:1/2，h:1/2)下取样读取操作期间利用所有的列adc18a到18p，如下文更详细地论述。

在常规cis中，(v:1/2，h:1/2)下取样读取操作将仅针对正读取的列中的每一者利用列adc，从而导致仅使用cis2a中的总列adc的一半。在所说明的cis2a实施例中，所述多个列输出信号路径16a到16c以及列选路矩阵14允许在(v:1/2，h:1/2)下取样读取操作期间使用cis2a中的所有列adc18a到18h。举例来说，在所说明的实施例中，第一列6a中的第一像素10a耦合到第一列输出信号路径16a，且第二像素10b耦合到第二列输出信号路径16b。在(v:1/2，h:1/2)下取样读取操作期间，第一列输出信号路径16a由列选路矩阵14选路到第一列adc18a(例如相关联的列adc)，且第二列输出信号路径16b由列选路矩阵14选路到第二列adc18b(例如邻近和/或非邻近列adc)。因为在(v:1/2，h:1/2)下取样读取操作期间跳过第三列6c和第四列6d，所以可使用第三列adc18c和第四列adc18d来从第一列6a读取额外的像素，从而增加读取速度并消除废弃的adc容量。

图2b说明经配置以用于(v:1/3，h:1/3)下取样读取操作的cis2a的一个实施例。举例来说，在所说明的实施例中，读取第一列6a和第二列6b的第一行8a和第二行8b，且跳过第三、第四、第五和第六行8c到8f。类似地，读取第七行8g和第八行8h，且跳过第九、第十、第十一和第十二行8i到8m。针对阵列4a的每一行8a到8m以及列6a到6p重复此模式。来自所激活的像素10a到10d的信号通过列输出信号路径16a到16c选路到列选路矩阵14，其将所述信号中的每一者选路到列adc18a到18p中的一者。列选路矩阵14在列输出信号路径16a到16c中的每一者上选路所述信号，使得在(v:1/3，h:1/3)下取样读取操作期间利用所有的列adc18a到18p，如下文更详细地论述。

图3a说明图1中说明的cis2的列选路矩阵14a的一个实施例。列选路矩阵14a包含多个选路电路20a到20c。所述多个选路电路20a到20c中的每一者耦合到多个列6a到6l中的一者的一组列输出信号路径16a到16c。选路电路20a到20c接收多个控制信号s[1:5]。所述多个控制信号s[1:5]控制选路电路20a到20c，以基于正执行的读取操作，将列输出信号16a到16c从列6a到6l中的每一者选路到列adc18a到18l中的一或多者，例如所有像素读取、(v:1/2，h:1/2)下取样读取操作、(v:1/3，h:1/3)下取样读取操作，和/或任何其它合适的读取操作，如下文较详细论述。在一些实施例中，选路电路20a到20c中的每一者经配置以接收启用信号e1到e3，使得选路电路20a到20c可个别地或共同地作为一组的一部分来启用和/或停用。

所述多个选路电路20a到20c可包含一或多种类型的列选路电路，例如第一列选路电路20a_1到20a_4、第二列选路电路20b_1到20b_4以及第三列选路电路20c_1到20c_4。列选路电路20a到20c中的每一者经配置以基于所述多个控制信号s[1:5]产生不同的选路。在一些实施例中，所述数目的列选路电路20a到20c对应于列选路矩阵14a所执行的读取操作的数目。举例来说，在所说明的实施例中，列路由电路12a包含对应于三种类型的读取操作的三种类型的列选路电路20a到20c：所有像素读取、(v:1/2，h:1/2)下取样读取操作、(v:1/3，h:1/3)下取样读取操作。所述类型的读取操作中的每一者利用列选路电路20a到20c的子集，如下文较详细论述。

图3b说明根据一些实施例的经配置以用于所有像素读取操作的图3a的列选路矩阵14a。在所有像素读取操作期间，cis2a的阵列4a中的每个像素由对应的列adc18a到18l读取。举例来说，在所说明的实施例中，第一列6a中的像素10中的每一者由第一列adc18a循序地读取。类似地，其它列6b到6l中的每一者的像素10由对应列adc18b到18l循序地读取。列选路电路20a到20c经配置以将用于对应列6a到6l的列输出信号16a到16c中的每一者选路耦合到对应列adc18a到18l的列选路电路20a到20c的第一输出24a。举例来说，在所说明的实施例中，第一列选路电路20a_1经配置以将第一列6a的列输出信号路径16a到16c中的每一者选路到第一列adc18a。在一些实施例中，所有像素读取操作的执行时间由每一列中的行的数目决定，且本文表示为×。下文的表1说明用于cis2a的所有像素读取操作的控制表的一个实施例。

表1：

图3c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图3a的列选路矩阵14a。用于所述列的一半的列选路电路20a到20b经配置以将对应列的列输出信号16a到16b中的两个选路到非作用列对应列adc和邻近列adc。举例来说，在所说明的实施例中，在(v:1/2，h:1/2)下取样读取操作期间，第一列6a是不作用的，且第二列6b是作用的。第二列6b的列选路电路20b_1将第二列6b的第一列输出信号16a和第二列输出信号16b选路到第一列adc18a和第二列adc18b。在一些实施例中，列选路电路20b_1将第二列6b的第一列输出信号16a选路到相关联的列adc18b，且将第二列输出信号16b选路到邻近列adc18a。类似地，在一些实施例中，可将第一列输出信号16a选路到邻近列adc18a，且可将第二列输出信号16b选路到相关联的列adc18b。第三列输出信号16c对应于未读取的行，且在(v:1/2，h:1/2)下取样读取操作期间，不由列选路电路20a到20b选路。尽管本文揭示包含邻近adc的实施例，但将了解，可将列输出信号16a到16c选路到cis2a中的任何列adc18a到18l。

通过将第一列输出信号16a选路到相关联的列adc18b，且将第二列输出信号16b选路到邻近列adc18a，在(v:1/2，h:1/2)下取样读取操作期间，列选路矩阵14a利用所有的列adc18a到18l。常规cis电路(其在(v:1/2，h:1/2)下取样读取操作期间仅利用所述列adc的一半)提供仅×/2的时间节省。列选路矩阵14a允许在(v:1/2，h:1/2)下取样读取操作期间，同时从同一列6b读取两行。通过同时读取两行，cis2a可在等于×/4的时间内完成(v:1/2，h:1/2)下取样读取操作(例如(v:1/2，h:1/2)下取样读取操作比所有像素读取操作快四倍，且是常规cis中的(v:1/2，h:1/2)下取样读取操作的两倍快)。

在一些实施例中，列选路电路20a到20c耦合到多个启用信号e1到e3，其在(v:1/2，h:1/2)下取样读取操作期间，控制列选路电路20a到20c的激活。举例来说，在所说明的实施例中，第一组列选路电路20c_1到20c_4耦合到第一启用信号e1，第二组列选路电路20b_1到20b_4耦合到第二启用信号e2，且第三组列选路电路20a_1到20a_4耦合到第三启用信号e3。在一些实施例中，第四组列选路电路20a_2、20a_3在任何读取操作期间始终作用，且直接耦合到电源vdd。在(v:1/2，h:1/2)下取样读取操作期间，第一启用信号e1和第三启用信号e3为低，且第二启用信号e2为高。第二启用信号e2激活第二组列选路电路20b_1到20b_4。直接耦合到电力的第四组列选路电路20a_2、20a_3在(v:1/2，h:1/2)下取样读取操作期间也是激活的。下文的表2说明用于cis2a的(v:1/2，h:1/2)读取操作的控制表的一个实施例。

表2：

图3d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图3a的列选路矩阵14a。一组列选路电路20a_1到20a_4，例如列选路电路20a到20c的三分之一，经配置以将用于列的列输出信号16a到16c选路到对应的列adc、邻近列adc和非邻近adc。举例来说，在所说明的实施例中，在(v:1/3，h:1/3)下取样读取操作期间，跳过每个3n-2行和列(其中n是选自所述组整数(1:(行的总数)/3)的整数)以及每个3n和3n-1行和列。在一些实施例中，第一列6a的列选路电路20a_1将第一列6a的列输出信号路径16a到16c选路到相关联的列adc18a、邻近列adc18b和非邻近列adc18c。举例来说，在一些实施例中，第一列6a的列选路电路20a_1可将第一列输出信号16a选路到第一列adc18a，将第二列输出信号16b选路到第二列adc18b，且将第三列输出信号16c选路到第三列adc18c。类似地，列选路电路20a_1可将第一列输出信号16a选路到第二列adc18b或第三列adc18c中的一者，将第二列输出信号16b选路到第一列adc18a或第三列adc18c中的一者，且将第三列输出信号16c选路到第一列adc18a或第二列adc18b中的一者。尽管本文论述包含邻近和非邻近adc的实施例，但将了解，列选路矩阵14a可将列6a到6l中的任一者的列输出信号路径16a到16c选路到cis2a中的列adc18a到18l中的任一者。

通过将所述列输出信号路径中的两者，例如第二列输出信号路径16b和第三列输出信号路径16c，选路到邻近列adc18b、18c，列选路矩阵14a在(v:1/3，h:1/3)下取样读取操作期间，利用所有的列adc18a到18l。常规cis电路(其在(v:1/3，h:1/3)下取样读取操作期间，仅利用所述列adc的三分之一提供仅×/3的时间节省。列选路矩阵14a允许在(v:1/3，h:1/3)下取样读取操作期间，同时从同一列6a读取三行。通过同时读取三行，cis2a可在等于×/9的时间内完成(v:1/3，h:1/3)下取样读取操作(例如(v:1/3，h:1/3)下取样读取操作比所有像素读取操作快九倍，且是常规cis中的(v:1/3，h:1/3)下取样读取操作的三倍快)。

在所说明的(v:1/3，h:1/3)下取样读取操作期间，启用信号e1到e3经配置以仅激活在(v:1/3，h:1/3)下取样读取操作期间使用的那些列选路电路20a_1到20a_4。在(v:1/3，h:1/3)下取样读取操作期间，第一启用信号e1和第二启用信号e2为低，且第三启用信号e3为高。第三启用信号e3启用第三组列选路电路20a_1、20a_4。在(v:1/3，h:1/3)下取样读取操作期间，还启用直接耦合到vdd的第四组列选路电路20a_3、20a_4。下文的表3说明用于cis2a的(v:1/3，h:1/3)读取操作的控制表的一个实施例。

表3：

如图3a到3d中示出，每一列6a到6f的多个列输出信号路径16a到16c以及列选路矩阵14a允许cis2a在任何可用读取操作期间利用所有的列adc18a到18f，所述读取操作例如是所有像素读取操作、(v:1/2，h:1/2)下取样读取操作和/或(v:1/3，h:1/3)下取样读取操作。在包含(v:1/3，h:1/3)下取样读取操作的一些实施例中，每列包含最少三个列输出信号路径16a到16c，但将了解，每一列可包括更大或更小数目的列输出信号路径16a到16c。

在一些实施例中，阵列4a包含最少行选路模式。举例来说，对于(v:1/2，h:1/2)下取样读取，同时读取每一列的两行，以在读取操作期间利用所有的列adc18a到18l，其需要最少四行选路模式：例如第一和第二行耦合到第一列输出信号16a，且第三和第四行耦合到第二列输出信号16b。对于(v:1/3，h:1/3)下取样读取操作，同时读取每一列的三行，以在读取操作期间利用所有的列adc18a到18l，其需要最少九行选路模式：例如第一、第二和第三行耦合到第一列输出信号16a，第四、第五和第六行耦合到第二列输出信号16b，且第七、第八和第九行耦合到第三列输出信号16c。

在经配置以用于(v:1/2，h:1/2)下取样读取操作和(v:1/3，h:1/3)下取样读取操作两者的实施例中，最少选路模式是用于(v:1/2，h:1/2)下取样读取操作和(v:1/3，h:1/3)下取样读取操作中的每一者的最少行选路模式的最小公倍数(lcm)。举例来说，对于图2a中说明的阵列4a，经配置以用于(v:1/2，h:1/2)下取样读取操作和(v:1/3，h:1/3)下取样读取操作两者的选路模式中的行的最小数目为三十六(最少(v:1/2，h:1/2)选路模式(4)和最少(v:1/3，h:1/3)选路模式(9)的最小公倍数)。对于包含2×2或2x4共享像素元件(如下文较详细论述)的实施例，最少选路模式是72行(8行(v:1/2，h:1/2)选路模式和18行(v:1/3，h:1/3)选路模式的最小公倍数)。

尽管本文论述特定选路模式，但将了解，可使用满足下取样读取操作的将行像素连接到多个列输出信号路径16a到16c的任何合适的选路模式。在一些实施例中，选择选路模式，使得列中在下取样读取操作期间同时读取的像素连接到不同的列输出选路路径16a到16c，且相等数目的像素10连接到列输出信号路径16a到16c中的每一者。在其它实施例中，可选择选路模式来满足一或多个替代和/或额外要求。

根据一些实施例，图4a到6b说明列选路电路20a到20c。图4a中说明第一列选路电路20a的一个实施例。第一列选路电路20a经配置以接收多个控制信号s[1:5]、启用信号en和多个列输出信号16a到16c。第一列选路电路20a经配置以在一或多个输出线24a到24c上产生输出。输出线24a到24c各自耦合到不同的列adc18a到18f。举例来说，在一些实施例中，第一输出24a耦合到与和第一列选路电路20a相同的列6a相关联的列adc18a，第二输出24b耦合到邻近列adc18b，且第三输出耦合到非邻近列adc18c。在一些实施例中，非邻近列adc18c邻近于邻近列adc18b。尽管本文论述特定选路布置，将了解，列选路电路20a的输出24a到24c可耦合到cis2a中的列adc18a到18f中的任一者。第一列选路电路20a基于cis2a正执行的读取操作，来将列输出信号16a到16c中的一或多者选路到输出24a到24c中的一或多者。在一些实施例中，启用信号en经配置以控制第一列选路电路20a的激活。

图4b说明第一列选路电路20a的一个实施例的电路示意图。在一些实施例中，第一列选路电路20a包含多个选路晶体管26a到26e，其耦合到所述多个列输出信号16a到16c和所述多个输出24a到24c。所述多个选路晶体管26a到26e中的每一者包含耦合到对应控制信号s[1:5]的栅极。举例来说，第一选路晶体管26a可在漏极处耦合到第一列输出信号16a，且在源极处耦合到第一输出24a(对于nmos栅极)。当第一控制信号s1为高时，第一选路晶体管26a在第一列输出信号路径16a上将像素信息选路到第一输出24a。类似地，第二选路晶体管26b可在漏极处耦合到第二列输出信号路径16b，且在源极处耦合到第二输出24b，且第三选路晶体管26c可在漏极处耦合到第三列输出信号路径16c，且在源极处耦合到第三输出24c。当第二或第三控制信号s[2:3]为高时，接通相应的列选路晶体管26b、26c，以在相应的列输出信号路径16b、16c上将信号传递到相关联的输出24b、24c。

第四选路晶体管26d可进一步耦合在第二列输出路径16b(在漏极处)与列选路电路20a的第一输出24a(在源极处)之间。第四选路晶体管26d的栅极耦合到第四控制信号s[4]。当第四控制信号s[4]为高时，第四选路晶体管26d在第二列输出信号路径16b上将信息选路到第一输出24a。类似地，第五选路晶体管26e进一步耦合在第三列输出路径16c(在漏极处)与列选路电路20a的第一输出24a(在源极处)之间。第五选路晶体管26e的栅极耦合到第五控制信号s[5]。当第五控制信号s[5]为高时，第五选路晶体管26e在第三列输出信号路径16c上将像素信息选路到第一输出24a。尽管本文论述包含启用高晶体管的实施例，将了解，本文所论述的列选路电路20a到20c中的任一者可包含启用低晶体管。

在一些实施例中，启用晶体管28耦合在选路晶体管26a到26e中的每一者与相应输出24a到24c之间。启用晶体管28各自具有耦合到启用信号en的栅极。在包含第一列选路电路20a的读取操作期间，将启用信号en设置为高，从而启用将在输出24a到24c中的一或多者处输出的列输出信号16a到16c中的一或多者。在不包含第一列选路电路20a的读取操作期间，将启用信号设置为低，从而防止未使用的列的像素10发射到列adc18a到18l。在一些实施例中，启用信号en是恒定信号vdd，其使列选路电路20a维持在经启用状态。

控制信号s[1:5]定义在cis2a的阵列4a上执行的读取操作。举例来说，在所有像素读取操作期间，列输出信号路径16a到16c中的每一者耦合到列选路电路20a的第一输出24a，以将列6a中的所有像素10循序地输出到单个列adc18a。将第一控制信号s[1]、第四控制信号s[4]和第五控制信号s[5]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一输出24a。与第一列选路电路20a相关联的列6a中的像素10中的每一者由行驱动器电路12循序地激活，并提供到耦合到第一输出24a的第一列adc18a。在其它实施例中，可循序地循环第一、第四和第五控制信号s[1]、s[4]、s[5]，以在任何时间仅将单个列输出信号路径16a到16c耦合到输出24a。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作期间，将第一控制信号s[1]和第二控制信号s[2]设定为高，从而将第一列输出信号路径16a耦合到第一输出24a，且将第二信号路径16b耦合到第二输出24b。将第三、第四和第五控制信号s[3:5]设定为低，且不使用第三列输出信号路径16c(例如第三和第五选路晶体管26c、26e断开)。耦合到相关联列6a中的第一列输出信号路径16a的第一像素10a由行驱动器电路12激活。同时，耦合到相关联列6a中的第二列输出信号路径16b的第二像素10b由行驱动器电路12激活。通过第一输出24a将第一列输出信号路径16a选路到列adc18a，且通过第二输出24b将第二列输出信号路径16b选路到邻近adc18b。行驱动器电路12循序地激活若干对像素，以在(v:1/2，h:1/2)下取样读取操作期间，从列6a同时读取两行。在其它实施例中，在(v:1/2，h:1/2)下取样读取操作期间不使用第一列选路电路20a，且将启用信号en设定为低。

在一些实施例中，在(v:1/3，h:1/3)下取样读取操作期间，将第一控制信号s[1]、第二控制信号s[2]和第三控制信号s[3]设定为高，从而将第一列输出信号路径16a耦合到第一输出24a，将第二列输出信号路径16b耦合到第二输出24b，且将第三列输出信号路径16c耦合到第三输出24c。将第四和第五控制信号s[4:5]设定为低。耦合到相关联列6a中的第一列输出信号路径16a的第一像素10a由行驱动器电路12激活。同时，相关联列6a中耦合到第二列输出信号路径16b的第二像素10b和耦合到第三列输出信号路径16c的第三像素10c由行驱动器电路12激活。将第一列输出信号路径16a的信号选路到耦合到第一输出24a的列adc18a。将第二列输出信号路径16b的信号选路到耦合到第二输出24b的邻近adc18b。将第三列输出信号路径16c的信号选路到耦合到第三输出24c的非邻近adc18c。行驱动器电路12循序地激活三元组像素，以在(v:1/3，h:1/3)下取样读取操作期间，从列6a同时读取三行。在其它实施例中，在(v:1/3，h:1/3)下取样读取操作期间不使用第一列选路电路20a，且将启用信号en设定为低。

图5a说明第二列选路电路20b的一个实施例。第二列选路电路20b接收多个控制信号s[1:5]的子集、启用信号en和多个列输出信号16a到16c。在所说明的实施例中，第二列选路电路20b仅接收第一控制信号s1、第二控制信号s2、第四控制信号s4和第五控制信号s5。第二列选路电路20b经配置以将列输出信号路径16a到16c中的一或多者选路到一或多个输出线24a到24b。输出线24a到24b各自耦合到不同的列adc18a到18l。举例来说，在一些实施例中，第一输出24a耦合到与第二列选路电路20b的对应列6b相关联的列adc18b，且第二输出24b耦合到邻近列adc18a。尽管本文论述特定选路布置，但将了解，第二列选路电路20b的输出24a到24b可耦合到cis2a中的列adc18a到18l中的任一者。第二列选路电路20a基于cis2a正执行的读取操作，将列输出信号16a到16c输入中的每一者选路到输出24a到24b中的一或多者。在一些实施例中，启用信号en经配置以控制第二列选路电路20b的激活。

图5b说明第二列选路电路20b的一个实施例的电路示意图。第二列选路电路20b类似于第一列选路电路20a，但省略第三选路晶体管26c。在一些实施例中，在所有像素读取操作期间，列输出信号路径16a到16b中的每一者耦合到第二列选路电路20b的第一输出24a，以将列6b中的所有像素10循序地输出到单个列adc18b。在一些实施例中，将第一控制信号s[1]、第四控制信号s[4]和第五控制信号s[5]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一输出24a。与第二列选路电路20b相关联的列6a中的像素10中的每一者由行驱动器电路12循序地激活，并提供到耦合到第一输出24a的第二列adc18b。在其它实施例中，可循序地将控制信号s[1]、s[4]和s[5]循环，以在任何时间仅将单个列输出信号路径16a到16c耦合到输出24a。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作期间，将第一控制信号s[1]和第二控制信号s[2]设定为高，从而将第一列输出信号路径16a耦合到第一输出24a，且将第二信号路径耦合到第二输出24b。将第四和第五控制信号s[4:5]设定为低，且不使用第三列输出信号路径16c。耦合到相关联列6b中的第一列输出信号路径16a的第一像素10a由行驱动器电路12激活。同时，耦合到相关联列6b中的第二列输出信号路径16b的第二像素10b由行驱动器电路12激活。将第一列输出信号路径16a选路到耦合到第一输出24a的列adc18a，且将第二列输出信号路径16b选路到耦合到第二输出24b的邻近adc18b。在(v:1/2，h:1/2)下取样读取操作期间，行驱动器电路12同时从列6b循序地激活两行。在其它实施例中，在(v:1/2，h:1/2)下取样读取操作期间不使用第二列选路电路20b，且将启用信号en设定为低。

图6a说明第三列选路电路20c的一个实施例。第三列选路电路20c接收所述多个控制信号s[1:5]、启用信号en和多个列输出信号16a到16c的子集。在所说明的实施例中，第三列选路电路20c仅接收第一s[1]、第四s[4]和第五s[5]控制信号。第三列选路电路20c经配置以在输出24a处将列输出信号路径16a到16c选路到输出。输出24a耦合到与第三列选路电路20c的列6d相关联的列adc18d。在所有像素读取操作期间，第三列选路电路20c将列输出信号路径16a到16c中的每一者选路到耦合到输出24a的列adc18d。在一些实施例中，启用信号en经配置以控制第三列选路电路20c的激活。

图6b说明第三列选路电路20c的一个实施例的电路示意图。第三列选路电路20c类似于第一列选路电路20a，但省略第二选路晶体管26b和第三选路晶体管26c。在一些实施例中，在所有像素读取操作期间，将第一控制信号s[1]、第四控制信号s[4]和第五控制信号s[5]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一输出24a。与第三列选路电路20c相关联的列6d中的像素10中的每一者由行驱动器电路12循序地激活，并提供到列adc18d。在其它实施例中，可循序地将循环控制信号s[1]、s[4]和s[5]，以在任何时间仅将单个列输出信号路径16a到16c耦合到输出24a。

在(v:1/2，h:1/2)下取样读取操作或(v:1/3，h:1/3)下取样读取操作期间，不使用第三列选路电路20c。第三列选路电路20c耦合到在两个下取样读取操作中跳过的列。在一些实施例中，第三列选路电路20c耦合到启用信号en。启用信号en在所有像素读取操作期间为高，且在任何下取样读取操作期间为低。

列选路电路20a到20c组合在列选路矩阵14a中，以选路阵列4a的像素10，如上文所论述。尽管本文呈现列选路电路20a到20c和列选路矩阵14a的具体实施例，但将了解，可使用经配置以在所有像素读取操作、(v:1/2，h:1/2)下取样读取操作或(v:1/3，h:1/3)下取样读取操作中的每一者期间恰当地选路每一列6a到6l的列输出信号16a到16c的任何一组列选路电路和/或列选路矩阵，且在本发明实施例的范围内。

图7a说明包含2×2共享像素元件30的阵列4b的cis2b的一个实施例。cis2b类似于上文所述的cis2a，且本文不再重复类似的描述。cis2b包含2×2共享像素元件30，其将多个像素分组为阵列4b内的单个元件。像素元件30包含共享一或多个共用结构的四个像素(两行乘以两列)，例如复位晶体管、源极跟随器晶体管、行选择晶体管、浮动扩散节点和/或列输出信号节点。在一些实施例中，像素元件30包含具有布置成预定模式的彩色滤光片的像素，例如红色-绿色-绿色-蓝色(rggb)模式。

在所说明的实施例中，2×2像素的每一列32a到32h含有两列个别像素。举例来说，2×2像素元件30的第一列32a含有第一像素列m和第二像素列m+1，像素元件30的第二列32b含有第三像素列m+2和第四像素列m+3等。2×2像素元件30中的每一者耦合到多个列输出信号路径16a到16c中的一者，使得像素元件30的列32a中的每一列像素(例如m，m+1)共享列输出信号路径16a到16c中的一者。像素元件30的每一列32a到32h具有相关联的列adc18a到18h，因为共享同一浮动扩散节点的像素(例如2×2像素元件30内的共享像素)无法同时读取。列输出信号路径16a到16c耦合到列选路矩阵14c，其经配置以将来自2×2像素元件30中的一或多者的信号选路到列adc18a到18h中的一或多者。在一些实施例中，像素元件30的读取操作包含读取像素元件30中的第一像素列(例如m)中的所有行，且随后读取第二像素列(例如m+1)中的所有行。

图7b说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图7a的cis2b。在(v:1/2，h:1/2)下取样读取操作期间，仅读取2×2像素元件30的列32a到32h的一半以及行34a到34g的一半。举例来说，在所说明的实施例中，在(v:1/2，h:1/2)下取样读取操作期间，跳过阵列4b中的每隔一行和每隔一列。每一作用中像素元件30中的所有像素由列adc18a或邻近列adc18b读出。举例来说，在所说明的实施例中，第一列32a中的第一像素元件30a包含四个像素，其在(v:1/2，h:1/2)下取样读取操作期间读取：行n、列m中的像素；行n、列m+1中的像素；行n+1、列m中的像素；以及行n+1、列m+1中的像素。像素元件30的每一像素由列输出信号路径16a到16c和列选路矩阵14b选路到列adc18a到18l中的一者。举例来说，在一些实施例中，将第一列32a中的第一组像素元件30a选路到与第一列32a相关联的列adc18a，且将第一列32a中的第二组像素元件30b选路到与第二列32b相关联的邻近列adc18b。在(v:1/2，h:1/2)下取样读取操作期间，cis2b利用所有的列adc18a到18l。

图7c说明根据一些实施例的图7a的经配置以用于(v:1/3，h:1/3)下取样读取操作的cis2b。在(v:1/3，h:1/3)下取样读取操作期间，仅读取2×2像素元件30的列32a到32h的三分之一以及行34a到34g的三分之一。举例来说，在所说明的实施例中，在(v:1/3，h:1/3)下取样读取操作期间，读取阵列4b中的每第三行(例如读取每一3n-2列，其中n是选自集合[1:(像素元件30的总行数)/3]的整数)以及每第三列(例如读取每一3n-2列)中的像素元件30，同时跳过每两行(例如每一3n和3n-1行)和每两列(例如每一3n和3n-1列)。每一像素元件30中的像素由列adc18a到18l中的一者读出。举例来说，在所说明的实施例中，第一列32a中的第一像素元件30a包含四个像素，其在(v:1/3，h:1/3)下取样读取操作期间读取：行n、列m中的像素；行n、列m+1中的像素；行n+1、列m中的像素；以及行n+1、列m+1中的像素。作用中像素元件30a到30c中的每一者由列输出信号路径16a到16c和列选路矩阵14b选路到列adc18a到18l中的一者。举例来说，在一些实施例中，将第一列32a中的第一组像素元件30a选路到与第一列相关联的列adc18a，将第一列32a中的第二组像素元件30b选路到邻近列adc18b，且将第一列32a中的第三组像素元件30c选路到非邻近adc18c。在(v:1/3，h:1/3)下取样读取操作期间，cis2c利用所有的列adc18a到18l。

图8a说明7a的cis2b的列选路矩阵14b_1的一个实施例。列选路矩阵14b_1包含多个列选路电路20a到20c。所述多个选路电路20a到20c中的每一者耦合到用于cis2b的相应列32a到32f中的每一者的一组列输出信号路径16a到16c。选路电路20a到20c接收多个数字控制信号s[1:5]。所述多个控制信号s[1:5]基于正执行的读取操作来控制选路电路20a到20c的配置，以将列输出信号路径16a到16c中的一或多者选路到一或多个列adc18a到18l，所述读取操作例如为所有像素读取操作、(v:1/2，h:1/2)下取样读取操作、(v:1/3，h:1/3)下取样读取操作和/或任何其它合适的读取操作，如下文较详细论述。在一些实施例中，选路电路20a到20c中的每一者可个别地，或作为一组的一部分共同地启用/停用，例如由一或多个启用信号e1到e3。

所述多个选路电路20a到20c可包含一或多种类型的列选路电路，例如第一列选路电路20a_1到20a_2、第二列选路电路20b_1到20b_2，和/或第三列选路电路20c_1到20c_2。所述类型的列选路电路20a到20c中的每一者经配置以接收控制信号s[1:5]中的一或多者，和/或基于接收到的控制信号s[1:5]产生不同的选路。在一些实施例中，在下取样读取操作，例如(v:1/2，h:1/2)或(v:1/3，h:1/3)下取样读取操作期间，仅使用一些类型的选路电路20a、20c，如下文较详细论述。

图8b说明根据一些实施例的经配置以用于所有像素读取操作的图8a的第一列选路矩阵14b_1。在所有像素读取操作期间，cis2b的阵列4b中的每个像素元件30由对应的列adc18a到18f读取。举例来说，在所说明的实施例中，行驱动器电路12循序地激活第一列32a中的像素元件30中的每一者。行驱动器电路12循序地激活每一列32a到32f中的每一像素元件30的像素中的每一者。列选路电路20a到20c经配置以将2×2像素元件30中的每一者的每一像素选路到对应的列adc18a到18f。举例来说，在所说明的实施例中，第一列32a的列选路电路20a_1将列输出信号16a到16c中的每一者选路到列选路电路20a_1的耦合到第一列adc18a的第一输出24a。类似地，第二列32b的列选路电路20c_1将第二列32b的列输出信号16a到16c中的每一者选路到列选路电路20c_1的耦合到第二列adc18b的第一输出24a。其余的列选路电路20a到20c中的每一者类似地将其相应列32c到32f的列输出信号16a到16c选路到耦合到相应列32c到32f的列adc18c到18f的第一输出24a。在一些实施例中，执行所有像素读取操作的时间由每一列中的行的数目决定，且在本文中指示为×。下文的表4说明用于cis2b的所有像素读取操作的控制表的一个实施例。

表4：

图8c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图8a的列选路矩阵14b_1。用于所述列的一半的列选路电路20a-20b经配置以将第一列输出信号16a选路到相应的列adc，且将第二列输出信号16b选路到邻近列adc。举例来说，在一些实施例中，将第一列32a的第一列输出信号16a选路到对应的列adc18a，且将第二列输出信号16b选路到邻近adc18b。邻近adc18b对应于在(v:1/2，h:1/2)下取样读取操作期间不读取的列32b。举例来说，在所说明的实施例中，在(v:1/2，h:1/2)下取样读取操作期间读取第一列32a，且跳过第二列32b。类似地，在一些实施例中，第一列32a的列选路电路20c_1将第二列输出信号16b选路到列adc18a，且将第一列输出信号16a选路到邻近列adc18b。第三列输出信号16c连接到未读的行，且在(v:1/2，h:1/2)下取样读取操作期间不由列选路电路20a_1传递。尽管本文论述包含相关联和邻近列adc的特定选路实施例，但将了解，列选路矩阵14b_1可将任何列32a到32f的列输出信号16a到16b选路到列adc18a到18f中的任一者。

通过将列输出信号14a、14b中的一者选路到未读列32b中的邻近列adc18b，cis2b能够在(v:1/2，h:1/2)下取样读取操作期间利用所有的列adc18a到18f。在(v:1/2，h:1/2)下取样读取操作期间，列选路矩阵14b_1允许同时从同一列读取两行2×2像素元件30。通过同时读取两行，可在所有像素读取操作所需的时间的四分之一内执行(v:1/2，h:1/2)下取样读取操作，用于(v:1/2，h:1/2)下取样读取操作的读取时间为×/4。

在一些实施例中，列选路电路20a到20c耦合到多个启用信号e1到e3，其在读取操作(例如(v:1/2，h:1/2)下取样读取操作)期间，控制列选路电路20a到20c的激活。举例来说，在所说明的实施例中，第一组列选路电路20b_1、20b_2耦合到第一启用信号e1，第二组列选路电路20c_1、20c_2耦合到第二启用信号e2，且第三组列选路电路20a_2耦合到第三启用信号e3。在一些实施例中，第四组列选路电路20a_1在读取操作期间始终在作用中，且具有直接耦合到电源vdd的启用输入。在(v:1/2，h:1/2)下取样读取操作期间，第二启用信号e2为高，且第一和第三启用信号e1、e3为低。第二启用信号e2激活第二组列选路电路20c_1、20c_2。在(v:1/2，h:1/2)下取样读取操作期间，第四组列选路电路20a_1也在作用中。在一些实施例中，作用中的列选路电路20a_1、20c_1、20c_2经配置以将第一列输出信号16a选路到耦合到对应列adc18a、18c、18e的第一输出24a，且将第二列输出信号16b选路到耦合到邻近列adc18b、18d、18f的第二输出24b，但将了解，可使用其它选路方案。下文的表5说明用于cis2b的(v:1/2，h:1/2)下取样读取操作的控制表的一个实施例。

表5：

图8d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图8a的列选路矩阵14b_1。在(v:1/3，h:1/3)下取样读取操作期间，仅读取2×2像素矩阵3c的列32a到32h的三分之一以及行34a到34g的三分之一。用于列32a到32f的三分之一的列选路电路20a_1、20a_2经配置以将列输出信号16a到16c选路到对应列adc、邻近列adc和非邻近列adc。举例来说，在所说明的实施例中，在(v:1/3，h:1/3)下取样读取操作期间，读取第一列32a的每第三行34a、34d、34g，且跳过之间的行34b、34c。第一列32a的列选路电路20a_1将列输出信号16a到16c中的一者选路到第一列adc18a(例如列adc)，且将列输出信号16a到16c中的一者选路到第二列adc18b(例如邻近列adc)，且将列输出信号16a到16c中的一者选路到第三列adc18c(例如非邻近列adc)。在一些实施例中，用第二邻近列adc来代替所述非邻近列adc。尽管本文所论述的具体实施例包含对应、邻近和非邻近adc，但将了解，列选路矩阵14b_1可将列32a到32f中的任一者的列输出信号16a到16c选路到列adc18a到18f中的任一者。

在一些实施例中，第一列32a和第四列32d的列选路电路20a_1、20a_2(分别)将第一列输出信号16a选路到耦合到相关联列adc18a、18d的第一输出24a，将第二列输出信号16b选路到耦合到邻近列adc18b、18e的第二输出24b，且将第三列输出信号16c选路到耦合到非邻近列adc18c、18f的第三输出24c。类似地，列选路电路20a_1、20a_2可将第一列输出信号16a选路到第二输出24b(例如邻近adc18b)或第三输出24c(例如非邻近adc18c)中的一者，将第二列输出信号16b选路到第一输出24a(例如列adc18a)或第三输出24c(例如非邻近adc18c)中的一者，且将第三列输出信号16c选路到第一输出24a(例如列adc18a)或第二输出24b(例如邻近adc18b)中的一者。在一些实施例中，第三输出24c可耦合到第二邻近adc。

通过将列输出信号16b、16c中的两个选路到邻近列adc18b、18e和/或非邻近列adc18c、18f，cis2b在(v:1/3，h:1/3)下取样读取操作期间利用所有的列adc18a到18f。在(v:1/3，h:1/3)下取样读取操作期间，从同一列32a同时读取三行2×2像素元件30。cis2b在所有像素读取操作所需的时间的九分之一内执行(v:1/3，h:1/3)下取样读取操作，例如用于(v:1/3，h:1/3)下取样读取操作的读取时间为×/9。

在所说明的实施例中，列选路电路20a到20c耦合到多个启用信号e1到e3。启用信号e1到e3可经配置以仅激活在(v:1/3，h:1/3)下取样读取操作期间使用的那些列选路电路20a_1、20a_2。举例来说，在所说明的实施例中，第三启用信号e3为高，且第一启用信号e1和第二启用信号e2为低。第三启用信号e3激活第三组列选路电路20a_2。在(v:1/3，h:1/3)下取样读取操作期间，还激活直接耦合到vdd的第四组列选路电路20a_1。在一些实施例中，作用中的列选路电路20a_1、20a_2经配置以将第一列输出信号16a选路到耦合到对应列adc18a、18d的第一输出24a，且将第二列输出信号16b选路到耦合到邻近列adc18b、18e的第二输出24b，且在第三列输出信号16c选路到耦合到非邻近adc18c、18f的第三输出24c，但将了解，可使用其它选路方案。下文的表6说明用于cis2b的(v:1/2，h:1/2)下取样读取操作的控制表的一个实施例。

表6：

图9a说明7a的cis2b的列选路矩阵14b_2的一个实施例。列选路矩阵14b_2包括多组控制晶体管40a到40f、多个列启用晶体管42a到42f，以及多个跨列启用晶体管44a到44e。没一组控制晶体管40a到40f包含第一控制晶体管40a_1到40f_1、第二控制晶体管40a_2到40f_2，以及第三控制晶体管40a_3到40f_3。控制晶体管40a到40f中的每一者耦合到相关联的控制信号s[1:18]。每一组控制晶体管40a到40f的第一控制晶体管40a_1到40f_1将第一列输出信号16a耦合到列adc18a到18f，第二控制晶体管40a_1到40f_2将第二列输出信号16b耦合到列adc18a到18f，且第三控制晶体管40a_3到40f_3将第三列输出信号16c耦合到列adc18a到18f。

在一些实施例中，每一列32a到32f包含多个列启用晶体管42a到42f。每一列的所述多个列启用晶体管42a到42f各自包含耦合到启用信号e1到e3和/或电力信号vdd的栅极。当启用信号e1到e3为高时(和/或当所述多个启用晶体管42a耦合到vdd时)，启用晶体管42a到42f允许对应列32a到32f的列输出信号14a到14c发射到连接在列输出信号路径16a到16c与相关联列32a到32f的所述组控制晶体管40a到40f之间的第一节点46a到46f。在一些实施例中，当启用信号e1到e3为低时，防止相应列32b到32f的列输出信号14a到14c的发射，因为启用晶体管42b到42f是断开的。

在一些实施例中，当所述多个列启用晶体管42a到42f连接到高启用信号(例如e1到e3中的一者为高和/或晶体管耦合到vdd)，且对应控制晶体管40a到40f激活(例如连接到高控制信号s[1:18])时，将列输出信号16a到16c发射到相关联列32a到32f的列adc18a到18f。举例来说，在一些实施例中，当第一启用信号e1为高时，第二列32b的所述多个列启用晶体管42b将第二列32b的列输出信号16a到16c发射到列节点46b。当控制信号s[4:6]同时为高时，将对应的列输出信号16a到16c发射到相关联的列adc18b。举例来说，如果第四控制信号s[4]为高，且第一启用信号e1为高，那么将第二列32b的第一列输出信号16a发射到第二列adc18b。类似地，如果第五控制信号s[5]为高，那么将第二列32b的第二列输出信号16b发射到第二列adc18b。

在一些实施例中，多个跨列启用晶体管44a到44f将列32a到32e中的每一组列输出信号16a到16c耦合到邻近列32b到32f。所述多个跨列启用晶体管44a到44f中的每一者包含耦合到跨列启用信号e1b到e3b的栅极。所述多个跨列启用晶体管44a到44f经配置以将来自第一列32a到32e的列输出信号16a到16c发射到邻近列32b到32f。举例来说，在一些实施例中，列选路矩阵14b_2包含多个跨列启用晶体管44a，其各自耦合在第一列32a的列输出信号路径16a到16c与第二列32b的列节点46b之间。第二列32b的列节点46b耦合到第二列adc18b。

在一些实施例中，当所述多个跨列启用晶体管44a到44f连接到高跨列启用信号(例如e1b到e3b中的一者为高)且邻近列中的一或多个控制晶体管40b到40f激活(例如连接到高控制信号s[1:18])时，将第一列32a到32e的列输出信号14a到14c发射到与邻近列32b到32f相关联的列adc18b到18f。举例来说，在一些实施例中，当跨列启用信号e1b为高时，第一列的所述多个跨列启用晶体管44a将第一列的列输出信号14a到14c发射到第二列32b的节点46b。如果控制信号s[4:6]中的任一者同时为高，那么将第一列32a的一或多个列输出信号14a到14c发射到第二列的列adc18b。举例来说，如果第四控制信号s[4]为高，第一启用信号e1为高，且第一跨列启用信号e1b为高，那么将第一列32a的第一列输出信号14a发射到第二列adc18b。类似地，如果第五控制信号s[5]为高，那么将第一列32b的第二列输出信号14b发射到第二列adc18b。下文更详细地阐述各种选路组合。

图9b说明经配置以用于所有像素读取操作的图9a的列选路矩阵14b_2。通过列选路矩阵14b_2将用于每一列32a到32f的列输出信号16a到16c选路到相关联的列adc18a到18f，以循序地读取列32a到32f中的每一像素元件30。在一些实施例中，在所有像素读取操作期间，将所有的列启用信号e1到e3设定为高，且将所有的跨列启用信号e1b到e3b设定为低。可同时和/或循序地将控制信号s[1:18]设定为高，以将列输出信号16a到16c中的每一者耦合到相关联的列adc18a到18f。在一些实施例中，行驱动器电路10循序地驱动像素元件30的每一行，以输出每一行34a到34g。表7说明用于列选路矩阵14b_2的所有像素读取操作的控制表的一个实施例。

表7：

图9c说明经配置以用于(v:1/2，h:1/2)下取样读取操作的图9a中所说明的列选路矩阵14b_2。在所说明的实施例中，将第二列启用信号e2设定为高，且将第一列启用信号e1和第三列启用信号e3为低，从而激活第一列32a、第三列32c和第五列32e的列启用晶体管42a、42c、42e。通过激活每一列32a、32c、32e的第一控制晶体管42a到42f(例如通过将控制信号s[1]、s[7]和s[15]设定为高)，将作用中的列32a、32c、32e中的每一者中的第一列输出信号16a选路到相应列32a、32c、32e的列adc18a、18c、18e。在一些实施例中，将一或多个跨列启用信号e1b到e3b设定为高，以允许将列输出信号16a到16c选路到邻近列adc18b、18d、18f。举例来说，在所说明的实施例中，将第一跨列启用信号e1b和第三跨列启用信号e3b设定为高，以将第一列32a、第三列32c和第五列32e的第二列输出信号16b选路到邻近列adc18b、18d、18f(例如通过将控制信号s5、s11、s17设定为高)。表8说明用于列选路矩阵14b_2的(v:1/2，h:1/2)下取样读取操作的控制表的一个实施例。

表8：

图9d到9g说明图8a中说明的经配置以用于(v:1/3，h:1/3)下取样读取操作的cis2b的各种实施例。举例来说，在图9d中所说明的实施例中，将第三列启用信号e3设定为高，且将第一列启用信号e1和第二列启用信号e2设定为低，从而启用第一列32a和第四列32e的列启用晶体管42a、42d。通过启用每一列32a、32d的第一控制晶体管42a、42d(例如将控制信号s[1]和s[10]设定为高)，将作用中的列32a、32d中的每一者中的第一列输出信号16a选路到相关联的列adc18a、18d。在一些实施例中，将一或多个跨列启用信号e1b到e3b设定为高，以允许将列输出信号16a到16c选路到邻近列adc18b到18c、18e到18f。举例来说，在图9d中所说明的实施例中，将第一跨列启用信号e1b和第二跨列启用信号e2b设定为高，以启用第一列32a、第二列32b、第四列32d和第五列32e，以将列输出信号路径16a到16c选路到邻近列。将每一作用中列32a、32d的第三列输出信号16c提供到邻近列adc18b、18e(例如通过将控制信号s[6]，s[15]设定为高)。进一步将每一作用中列32a、32d的第二列输出信号16b选路到非邻近列adc18c、18f(例如通过将控制信号s[8]、s[17]设定为高)。图9e到9g说明用于(v:1/3，h:1/3)下取样读取操作的额外选路实施例。表9说明用于列选路矩阵14b_2的(v:1/3，h:1/3)下取样读取操作的控制表的一个实施例。

表9：

表10仅说明用于(v:1/3，h:1/3)下取样读取操作的一个实施例的阵列4b的作用中行：

表10：

图10说明包含2×4共享像素元件50的阵列4c的cis2c的一个实施例。cis2c类似于上文所述的cis2b，且本文不再重复类似的描述。cis2c利用2x4共享像素元件50，其类似于cis2b的2×2共享像素元件，但每共享像素元件50包含四行像素(与每共享像素元件30两行像素相比)。2×4像素元件50的每一列52a到52h具有单个相关联列adc18a到18h。每一列52a到52h进一步包含多个列输出信号路径16a到16c，其各自耦合到一或多个共享像素元件50。举例来说，在一些实施例中，每一列52a到52h包含至少三个列输出信号路径16a到16c。列输出信号路径16a到16c各自耦合到列选路矩阵14c，其经配置以将来自2×4像素元件50中的一或多者的信号选路到列adc18a到18h中的一或多者。

图11a说明根据一些实施例的图10的cis的第一列选路矩阵14c_1。列选路矩阵14c_1包含多个列选路电路60a到60c。所述多个选路电路60a到60c中的每一者耦合到用于cis2c的相应列52a到52f中的每一者的一组列输出信号路径16a到16c。选路电路60a到60c接收多个数字控制信号s[1:7]。所述多个控制信号s[1:7]基于正执行的读取操作来控制选路电路60a到60c的配置，以将列输出信号路径16a到16c中的一或多者选路到一或多个列adc18a到18f，所述读取操作例如为所有像素读取操作、(v:1/2，h:1/2)下取样读取操作、(v:1/3，h:1/3)下取样读取操作和/或任何其它合适的读取操作，如下文较详细论述。在一些实施例中，选路电路60a到60c中的每一者可个别地，或作为一组的一部分共同地启用/停用，例如由一或多个启用信号e1到e3。

所述多个选路电路60a到60c可包含一或多种类型的列选路电路，例如第一列选路电路60a_1到60a_2、第二列选路电路60b_1到60b_2，和/或第三列选路电路60c_1到60c_2。所述类型的列选路电路60a到60c中的每一者经配置以接收控制信号s[1:7]中的一或多者，和/或基于接收到的控制信号s[1:7]产生不同的选路。在一些实施例中，在下取样读取操作，例如(v:1/2，h:1/2)或(v:1/3，h:1/3)下取样读取操作期间，仅使用一些类型的选路电路60a、60c，如下文较详细论述。

图11b说明根据一些实施例的经配置以用于所有像素读取操作的图11a的列选路矩阵14c_1。第一列52a中的像素元件50中的每一者由行驱动器电路12循序地激活。列选路电路60a到60c经配置以将每一2×4像素元件50选路到对应的列adc18a到18f。举例来说，在所说明的实施例中，第一列52a的列选路电路60a_1将列输出信号16a到16c中的每一者选路到列选路电路60a_1的耦合到第一列adc18a的第一输出24a。类似地，第二列52b的列选路电路60b_1将第二列52b的列输出信号16a到16c中的每一者选路到列选路电路60b_1的耦合到第二列adc18b的第一输出24a。其余的列选路电路60a到60c中的每一者类似地将其相应列52c到52f的列输出信号16a到16c选路到耦合到相应列adc18c到18f的第一输出24a。在一些实施例中，所有像素读取操作的执行时间由每一列中的行的数目决定，且本文表示为×。下文的表11说明用于列选路矩阵14c_1的所有像素读取操作的控制表的一个实施例。

表11：

图11c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图11a的列选路矩阵14c_1。用于所述列的一半的列选路电路60a、60c经配置以将第一列输出信号16a选路到相应的列adc，且将第二列输出信号16b选路到邻近列adc。举例来说，在一些实施例中，将第一列52a的第一列输出信号16a选路到对应的列adc18a，且将第二列输出信号16b选路到邻近adc18b。邻近adc18b对应于在(v:1/2，h:1/2)下取样读取操作期间不读取的列52b。举例来说，在所说明的实施例中，在(v:1/2，h:1/2)下取样读取操作期间读取第一列52a，且跳过第二列52b。类似地，在一些实施例中，第一列52a的列选路电路60a_1将第二列输出信号16b选路到列adc18a，且将第一列输出信号16a选路到邻近列adc18b。第三列输出信号16c连接到未读的行，且在(v:1/2，h:1/2)下取样读取操作期间不由列选路电路60a_1选路。尽管本文论述包含相关联和邻近列adc的特定选路实施例，但将了解，列选路矩阵14c_1可将任何列52a到52f的列输出信号16a到16b选路到列adc18a到18f中的任一者。

通过将列输出信号16a、16b中的一者选路到未读列52b中的邻近列adc18b、18d、18f，cis2c在(v:1/2，h:1/2)下取样读取操作期间利用所有的列adc18a到18f。在(v:1/2，h:1/2)下取样读取操作期间，列选路矩阵14c_1允许同时从同一列读取两行2×4像素元件50。通过同时读取两行，可在所有像素读取操作所需的时间的四分之一内执行(v:1/2，h:1/2)下取样读取操作，用于(v:1/2，h:1/2)下取样读取操作的读取时间为×/4。

在一些实施例中，列选路电路60a到60c耦合到多个启用信号e1到e3，其在读取操作(例如(v:1/2，h:1/2)下取样读取操作)期间，控制列选路电路60a到60c的激活。举例来说，在所说明的实施例中，第一组列选路电路60b_1、60b_2耦合到第一启用信号e1，第二组列选路电路60c_1、60c_2耦合到第二启用信号e2，且第三组列选路电路60a_2耦合到第三启用信号e3。在一些实施例中，第四组列选路电路60a_1在读取操作期间始终在作用中，且具有直接耦合到电源vdd的启用输入。在(v:1/2，h:1/2)下取样读取操作期间，第二启用信号e2为高，且第一和第三启用信号e1、e3为低。第二启用信号e2激活第二组列选路电路60c_1、60c_2。在(v:1/2，h:1/2)下取样读取操作期间，第四组列选路电路60a_1也在作用中。在一些实施例中，作用中的列选路电路60a_1、60c_1、60c_2经配置以将第一列输出信号16a选路到耦合到对应列adc18a、18c、18e的第一输出24a，且将第二列输出信号16b选路到耦合到邻近列adc18b、18d、18f的第二输出24b，但将了解，可使用其它选路方案。下文的表12说明用于列选路矩阵14c_1的(v:1/2，h:1/2)下取样读取操作的控制表的一个实施例。

表12：

图11d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图11a的列选路矩阵14c_1。用于列52a到52f的三分之一的列选路电路60a_1、60a_2经配置以将列输出信号16a到16c选路到对应列adc、邻近列adc和非邻近列adc。举例来说，在所说明的实施例中，在(v:1/3，h:1/3)下取样读取操作期间，读取第一列52a的每第三行，且跳过之间的行。第一列52a的列选路电路60a_1将列输出信号16a到16c中的一者选路到第一列adc18a(例如列adc)，且将列输出信号16a到16c中的一者选路到第二列adc18b(例如邻近列adc)，且将列输出信号16a到16c中的一者选路到第三列adc18c(例如非邻近列adc)。在一些实施例中，用第二邻近列adc来代替所述非邻近列adc。尽管本文所论述的具体实施例包含对应、邻近和非邻近adc，但将了解，列选路矩阵14c_1可将列52a到52f中的任一者的列输出信号16a到16c选路到列adc18a到18f中的任一者。

在一些实施例中，第一列52a和第四列52d的列选路电路60a_1、60a_2(分别)将第一列输出信号16a选路到耦合到相关联列adc18a、18d的第一输出24a，将第二列输出信号16b选路到耦合到邻近列adc18b、18e的第二输出24b，且将第三列输出信号16c选路到耦合到非邻近列adc18c、18f的第三输出24c。类似地，列选路电路60a_1、60a_2可将第一列输出信号16a选路到第二输出24b(例如邻近adc18b)或第三输出24c(例如非邻近adc18c)中的一者，将第二列输出信号16b选路到第一输出24a(例如列adc18a)或第三输出24c(例如非邻近adc18c)中的一者，且将第三列输出信号16c选路到第一输出24a(例如列adc18a)或第二输出24b(例如邻近adc18b)中的一者。在一些实施例中，第三输出24c可耦合到第二邻近adc。

通过将列输出信号16b、16c中的两个选路到邻近列adc18b、18e和/或非邻近列adc18c、18f，cis2c在(v:1/3，h:1/3)下取样读取操作期间利用所有的列adc18a到18f。在(v:1/3，h:1/3)下取样读取操作期间，从同一列52a同时读取三行2×4像素元件50。cis2c在所有像素读取操作所需的时间的九分之一内执行(v:1/3，h:1/3)下取样读取操作，例如用于(v:1/3，h:1/3)下取样读取操作的读取时间为×/9。

在所说明的实施例中，列选路电路60a到60c耦合到多个启用信号e1到e3。启用信号e1到e3可经配置以仅激活在(v:1/3，h:1/3)下取样读取操作期间使用的那些列选路电路60a_1、60a_2。举例来说，在所说明的实施例中，第三启用信号e3为高，且第一启用信号e1和第二启用信号e2为低。第三启用信号e3激活第三组列选路电路60a_2。在(v:1/3，h:1/3)下取样读取操作期间，还激活直接耦合到vdd的第四组列选路电路60a_1。在一些实施例中，作用中的列选路电路60a_1、60a_2经配置以将第一列输出信号16a选路到耦合到对应列adc18a、18d的第一输出24a，且将第二列输出信号16b选路到耦合到邻近列adc18b、18e的第二输出24b，且在第三列输出信号16c选路到耦合到非邻近adc18c、18f的第三输出24c，但将了解，可使用其它选路方案。下文的表13说明用于列选路矩阵14c_1的(v:1/3，h:1/3)下取样读取操作的控制表的一个实施例。

表13：

根据一些实施例，图12a到14b说明列选路电路60a到60c。图12a中说明第一列选路电路60a的一个实施例。第一列选路电路60a经配置以接收多个控制信号s[1:7]、启用信号en和多个列输出信号16a到16c。第一列选路电路60a经配置以将列输出信号路径16a到16c中的一或多者选路到一或多个输出线24a到24c。输出24a到24c各自耦合到不同的列adc18a到18f。举例来说，在一些实施例中，第一输出24a耦合到与和第一列选路电路60a相同的列52a相关联的列adc18a，第二输出24b耦合到邻近列adc18b，且第三输出耦合到非邻近列adc18c。在一些实施例中，非邻近列adc18c邻近于邻近列adc18b。尽管本文论述特定选路布置，将了解，列选路电路60a的输出24a到24c可耦合到cis2c中的列adc18a到18f中的任一者。第一列选路电路60a基于cis2c正执行的读取操作，来将列输出信号16a到16c中的一或多者选路到输出24a到24c中的一或多者。在一些实施例中，启用信号烯经配置以控制第一列选路电路60a的激活。

图12b说明第一列选路电路60a的一个实施例的电路示意图。在一些实施例中，第一列选路电路60a包含多个选路晶体管26a到26g，其耦合到所述多个列输出信号路径16a到16c和所述多个输出24a到24c。所述多个选路晶体管26a到26g中的每一者包含耦合到对应控制信号s[1:7]的栅极。举例来说，第一选路晶体管26a可在漏极处耦合到第一列输出信号16a，且在源极处耦合到第一输出24a。当第一控制信号s1为高时，第一选路晶体管26a在第一列输出信号路径16a上将信号选路到第一输出24a。类似地，第二选路晶体管26b可在漏极处耦合到第二列输出信号路径16b，且在源极处耦合到第二输出24b，且第三选路晶体管26c可在漏极处耦合到第三列输出信号路径16c，且在源极处耦合到第三输出24c。当第二或第三控制信号s[2:3]为高时，接通相应的列选路晶体管26b、26c，以在相应的列输出信号路径16b、16c上将信号选路到相关联的输出24b、24c。

第四选路晶体管26d可进一步耦合在第二列输出路径16b(在漏极处)与列选路电路20a的第一输出24a(在源极处)之间。第四选路晶体管26d的栅极耦合到第四控制信号s[4]。当第四控制信号s[4]为高时，第四选路晶体管26d在第二列输出信号路径16b上将信息选路到第一输出24a。类似地，第五选路晶体管26e进一步耦合在第三列输出路径16c(在漏极处)与列选路电路60a的第一输出24a(在源极处)之间。第五选路晶体管26e的栅极耦合到第五控制信号s[5]。当第五控制信号s[5]为高时，第五选路晶体管26e在第三列输出信号路径16c上将信号选路到第一输出24a。

第六控制晶体管26f可进一步耦合在第一列输出路径16a(在漏极处)与第二输出24b(在源极处)之间。第六控制晶体管26f的栅极耦合到第六控制信号s[6]。当第六控制信号s[6]为高时，第六选路晶体管26f在第一列输出信号路径16a上将信号选路到第二输出24b。类似地，第七控制晶体管26g可进一步耦合在第三列输出路径16c(在漏极处)与第二输出24b(在源极处)之间。第七控制晶体管26g的栅极耦合到第七控制信号s[7]。当第七控制信号s[7]为高时，第七选路晶体管26g在第三列输出信号路径16c上将信号选路到第二输出24b。尽管本文论述包含启用高晶体管的实施例，将了解，本文所论述的列选路电路60a到60c中的任一者可包含启用低晶体管。

在一些实施例中，启用晶体管28耦合在选路晶体管26a到26g中的每一者与相应输出24a到24c之间。启用晶体管28各自具有耦合到启用信号en的栅极。在包含第一列选路电路60a的读取操作期间，将启用信号en设置为高，从而启用将在输出24a到24c中的一或多者处输出的列输出信号16a到16c中的一或多者。在不包含第一列选路电路60a的读取操作期间，将启用信号设置为低，从而防止未使用的列的像素10发射到列adc18a到18f。在一些实施例中，启用信号en是恒定信号vdd，其使列选路电路60a维持在经启用状态。

控制信号s[1:7]定义在cis2c的阵列4c上执行的读取操作。举例来说，在所有像素读取操作期间，列输出信号路径16a到16c中的每一者耦合到列选路电路60a的第一输出24a，以将列52a中的所有像素元件50循序地输出到单个列adc18a。将第一控制信号s[1]、第四控制信号s[4]和第五控制信号s[5]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一输出24a。与第一列选路电路60a相关联的列52a中的像素元件50中的每一者由行驱动器电路12循序地激活，并提供到耦合到第一输出24a的第一列adc18a。在其它实施例中，可循序地循环第一、第四和第五控制信号s[1]、s[4]、s[5]，以在任何时间仅将单个列输出信号路径16a到16c耦合到输出24a。或者，第二控制信号s[2]、第六控制信号s[6]和第七控制信号s[7]可设定为高，以通过使用耦合到第二输出24b的邻近列adc18b来执行所有像素读取操作。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作期间，可将第一控制信号s[1]和第二控制信号s[2]设定为高，从而将第一列输出信号路径16a耦合到第一输出24a，且将第二信号路径16b耦合到第二输出24b。将第三到第七控制信号s[3:7]设定为低，且不使用第三列输出信号路径16c(例如第三、第五和第七选路晶体管26c、26e、26g断开)。耦合到相关联列52a中的第一列输出信号路径16a的第一像素元件50a由行驱动器电路12激活。同时，耦合到相关联列52a中的第二列输出信号路径16b的第二像素元件50b由行驱动器电路12激活。通过第一输出24a将第一列输出信号路径16a选路到列adc18a，且通过第二输出24b将第二列输出信号路径16b选路到邻近adc18b。在(v:1/2，h:1/2)下取样读取操作期间，行驱动器电路12循序地激活若干对像素元件，以同时从列52a读取两行。在其它实施例中，在(v:1/2，h:1/2)下取样读取操作期间不使用第一列选路电路60a，且将启用信号en设定为低。在一些实施例中，在(v:1/2，h:1/2)下取样读取操作期间，将第四控制信号s[4]和第六控制信号s[6]设定为高，从而将第一列输出信号路径16a耦合到第二输出24b，且将第二信号路径16b耦合到第一输出24a。

在一些实施例中，在(v:1/3，h:1/3)下取样读取操作期间，可将第一控制信号s[1]、第二控制信号s[2]和第三控制信号s[3]设定为高，从而将第一列输出信号路径16a耦合到第一输出24a，将第二列输出信号路径16b耦合到第二输出24b，且将第三列输出信号路径16c耦合到第三输出24c。将第四到第七控制信号s[4:7]设定为低。耦合到相关联列52a中的第一列输出信号路径16a的第一像素元件50a由行驱动器电路12激活。同时，相关联列52a中耦合到第二列输出信号路径16b的第二像素元件50b和耦合到第三列输出信号路径16c的第三像素元件50c由行驱动器电路12激活。将第一列输出信号路径16a的信号选路到耦合到第一输出24a的列adc18a。将第二列输出信号路径16b的信号选路到耦合到第二输出24b的邻近adc18b。将第三列输出信号路径16c的信号选路到耦合到第三输出24c的非邻近adc18c。行驱动器电路12循序地激活三元组像素，以在(v:1/3，h:1/3)下取样读取操作期间，从列6a同时读取三行。在其它实施例中，在(v:1/3，h:1/3)下取样读取操作期间不使用第一列选路电路60a，且将启用信号en设定为低。在其它实施例中，在(v:1/2，h:1/2)下取样读取操作期间，可将一或多个替代控制信号s[4:7]设定为高，以将列输出信号路径16a到16c中的任一者耦合到输出24a到24c中的任一者。

图13a说明第二列选路电路60b的一个实施例。第二列选路电路60b接收多个控制信号s[1:7]、启用信号en和多个列输出信号16a到16c的子集。在所说明的实施例中，第二列选路电路60b仅接收第一s[1]、第四s[4]和第五s[5]控制信号。第二列选路电路60b经配置以将列输出信号路径16a到16c选路到输出24a。输出24a耦合到与第二列选路电路60b的列6b相关联的列adc18b。在所有像素读取操作期间，第二列选路电路60b将列输出信号路径16a到16c中的每一者选路到耦合到输出24a的列adc18b。在一些实施例中，启用信号en经配置以控制第二列选路电路60b的激活。

图13b说明第二列选路电路60b的一个实施例的电路示意图。第二列选路电路20b类似于第一列选路电路20a，但省略第二、第三、第六和第七选路晶体管26b、26c、26f到26g。在一些实施例中，在所有像素读取操作期间，将第一控制信号s[1]、第四控制信号s[4]和第五控制信号s[5]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一输出24a。与第二列选路电路20b相关联的列52b中的像素元件50中的每一者由行驱动器电路12循序地激活，并提供到列adc18b。在其它实施例中，可循序地将循环控制信号s[1]、s[4]和s[5]，以在任何时间仅将单个列输出信号路径16a到16c耦合到输出24a。

在(v:1/2，h:1/2)下取样读取操作或(v:1/3，h:1/3)下取样读取操作期间，不使用第二列选路电路20b。第二列选路电路20b耦合到在两个下取样读取操作中跳过的列52b。在一些实施例中，第二列选路电路20b耦合到启用信号en。启用信号en在所有像素读取操作期间为高，且在任何下取样读取操作期间为低。

列选路电路60a到60c组合在列选路矩阵14c_1中，以选路阵列4c的像素元件50，如上文所论述。尽管本文呈现列选路电路60a到60c和列选路矩阵14c_1的具体实施例，但将了解，可使用经配置以在所有像素读取操作、(v:1/2，h:1/2)下取样读取操作或(v:1/3，h:1/3)下取样读取操作中的每一者期间，恰当地选路每一列52a到52f的列输出信号16a到16c的任何一组列选路电路和/或列选路矩阵，且在本发明实施例的范围内。

图14a说明第三列选路电路60c的一个实施例。第三列选路电路60c接收所述多个控制信号s[1:7]、启用信号en和多个列输出信号16a到16c的子集。在所说明的实施例中，第三列选路电路60c不接收第三控制信号s[3]。第三列选路电路60c经配置以将列输出信号路径16a到16c中的一或多者选路到一或多个输出线24a到24b。输出线24a到24b各自耦合到不同的列adc18a到18f。举例来说，在一些实施例中，第一输出24a耦合到与第三列选路电路60c的对应列52c相关联的列adc18c，且第二输出24b耦合到邻近列adc18d。尽管本文论述特定选路布置，但将了解，第三列选路电路60c的输出24a到24b可耦合到cis2c中的列adc18a到18l中的任一者。第三列选路电路60c基于cis2c正执行的读取操作，将列输出信号16a到16c输入中的每一者选路到输出24a到24b中的一或多者。在一些实施例中，启用信号en经配置以控制第三列选路电路60c的激活。

图14b说明第三列选路电路60c的一个实施例的电路示意图。第三列选路电路60c类似于第一列选路电路60a，但省略第三选路晶体管26c。在一些实施例中，在所有像素读取操作期间，列输出信号路径16a到16b中的每一者耦合到第三列选路电路60c的第一输出24a，以将列52c中的所有像素元件50循序地输出到相关联列adc18c。在一些实施例中，将第一控制信号s[1]、第四控制信号s[4]和第五控制信号s[5]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一输出24a。与第三列选路电路60c相关联的列52a中的像素元件50中的每一者由行驱动器电路12循序地激活，并提供到第三列adc18c，其耦合到第一输出24a。在其它实施例中，控制信号s[1]、s[4]和s[5]可循序地循环，以在任何时仅将单个列输出信号路径16a到16c耦合到输出24a。在其它实施例中，第二控制信号s[2]、第六控制信号s[6]和第七控制信号s[7]可为高，以在所有像素读取操作期间，将所有的列输出信号路径16a到16c选路到第二输出24b。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作期间，将第一控制信号s[1]和第二控制信号s[2]设定为高，从而将第一列输出信号路径16a耦合到第一输出24a，且将第二信号路径耦合到第二输出24b。将第三到第七控制信号s[3:7]设定为低，且在(v:1/2，h:1/2)下取样读取操作期间，不选路第三列输出信号路径16c。耦合到相关联列52c中的第一列输出信号路径16a的第一像素元件50a由行驱动器电路12激活。同时，耦合到相关联列52c中的第二列输出信号路径16b的第二像素元件50b由行驱动器电路12激活。将第一列输出信号路径16a选路到耦合到第一输出24a的列adc18a，且将第二列输出信号路径16b选路到耦合到第二输出24b的邻近adc18b。在(v:1/2，h:1/2)下取样读取操作期间，行驱动器电路12同时从列52c循序地激活两行。在其它实施例中，在(v:1/2，h:1/2)下取样读取操作期间，不使用第三列选路电路60c，且将启用信号en设定为低。

图15a说明根据一些实施例的图10的cis2c的第二列选路矩阵14c_2。列选路矩阵14c_2包含多个列选路电路70a到70d。所述多个选路电路70a到70d中的每一者耦合到用于cis2c的相应列52a到52f中的每一者的一组列输出信号路径16a到16c。所述多个选路电路70a到70c中的一或多者进一步耦合到用于邻近和/或非邻近列的列输出信号路径16d到16f中的至少一者。选路电路70a到70d接收多个数字控制信号s[1:7]。所述多个控制信号s[1:7]基于正执行的读取操作来控制选路电路70a到70d的配置，以将列输出信号路径16a到16c中的一或多者选路到相关联的列adc18a到18f，所述读取操作例如为所有像素读取操作、(v:1/2，h:1/2)下取样读取操作、(v:1/3，h:1/3)下取样读取操作和/或任何其它合适的读取操作，如下文较详细论述。在一些实施例中，选路电路70a到70d中的每一者可个别地，或作为一组的一部分共同地启用/停用，例如由一或多个启用信号e1到e3。启用信号可由耦合到第一主启用信号74a和第二主启用信号74b的多个解码器72产生。

所述多个选路电路70a到70d可包含一或多种类型的列选路电路，例如第一列选路电路70a_1、第二列选路电路70b_1、第三列选路电路70c_1到70c_3，和/或第四列选路电路70d_1。所述类型的列选路电路70a到70d中的每一者经配置以接收控制信号s[1:7]中的一或多者，和/或基于接收到的控制信号s[1:7]产生不同的选路。选路电路70a到70d中的每一者耦合到对应列adc18a到18f。

图15b说明根据一些实施例的经配置以用于所有像素读取操作的图15a的第二列选路矩阵14c_2。第一列52a中的像素元件50中的每一者由行驱动器电路12循序地激活。列选路电路70a到70d经配置以将对应列52a到52f的每一2×4像素元件50选路到相关联的列adc18a到18f。举例来说，在所说明的实施例中，第一列52a的列选路电路70d_1将第一列52a的列输出信号16a到16c中的每一者选路到第一列adc18a。类似地，第二列52b的列选路电路60b_1将第二列52b的列输出信号16a到16c中的每一者选路到第二列adc18b。其余的列选路电路60a到60c中的每一者类似地将其相应列52c到52f的列输出信号16a到16c选路到相应的列adc18c到18f。在所有像素读取操作期间，不选路从邻近和/或非邻近列接收到的列输出信号14d到14f。在一些实施例中，所有像素读取操作的执行时间由每一列中的行的数目决定，且本文表示为×。下文的表14说明用于列选路矩阵14c_2的所有像素读取操作的控制表的一个实施例。

表14：

图15c说明根据一些实施例的经配置以用于(v:1/2，h:1/2)下取样读取操作的图15a的第二列选路矩阵14c_2。用于所述列的一半的列选路电路70a到70d经配置以将相关联列的列输出信号路径16a到16c中的一者选路到列adc，且列选路电路70a到70d的第二半经配置以将从邻近列接收到的列输出信号路径16d到16f中的一者选路到相关联的列adc。举例来说，在一些实施例中，第一列52a的第一列输出信号16a由第一列选路电路70d_1选路到对应的列adc18a。第一列52a的列输出信号16a到16c由第二列选路电路70c_1接收作为邻近列输出信号16d到16f，且选路到相关联的列adc18b。举例来说，在所说明的实施例中，第二列52b的列选路电路70c_1接收第二邻近列输出信号16e，并将第二邻近列输出信号16e选路到输出24。第三列输出信号16c连接到未读的行，且在(v:1/2，h:1/2)下取样读取操作期间，不由列选路电路70d_1和/或邻近列选路电路70c_1选路。尽管本文论述特定选路实施例，但将了解，列选路矩阵14c_2可将任何列52a到52f的列输出信号16a到16b选路到列adc18a到18f中的任一者。

通过将列输出信号16a、16b中的一者选路到邻近列adc18b、18d、18f，在(v:1/2，h:1/2)下取样读取操作期间，cis2c利用所有的列adc18a到18f。在(v:1/2，h:1/2)下取样读取操作期间，列选路矩阵14c_2允许同时从同一列读取两行2×4像素元件50。通过同时读取两行，可在所有像素读取操作所需的时间的四分之一内执行(v:1/2，h:1/2)下取样读取操作，用于(v:1/2，h:1/2)下取样读取操作的读取时间为×/4。在一些实施例中，列选路电路70a到70d耦合到多个启用信号e1到e3，其在读取操作(例如(v:1/2，h:1/2)下取样读取操作)期间，控制列选路电路70a到70d的激活。下文的表15说明用于列选路矩阵14c_2的(v:1/2，h:1/2)下取样读取操作的控制表的一个实施例。

表15：

图15d说明根据一些实施例的经配置以用于(v:1/3；h:1/3)下取样读取操作的图15a的第二列选路矩阵14c_2。在所说明的实施例中，在(v:1/3，h:1/3)下取样读取操作期间，读取第一列52a的每第三行，且跳过之间的行。将第一和第四列52a、52d的列输出信号16a到16c选路到邻近列52b、52e和非邻近列52c、52f中的每一者。列52a到52f中的每一者的列选路电路70a到70d经配置以将接收到的列输出信号16到16c中的一者选路到耦合到对应列adc18a到18f的输出24。举例来说，在所说明的实施例中，第一列52a的列选路电路70d_1经配置以将第一列输出信号路径16a选路到对应的第一列adc18a。第一列52a的第二列输出信号路径16b由第二列52b的列选路电路70c_1接收，作为第二邻近列输出信号路径16e。列选路电路70c_1将第二邻近列输出信号路径16e选路到第二列adc18b。第一列52a的第三列输出信号路径16d由第三列52c的列选路电路70b_1接收，作为第三邻近列输出信号路径16f。列选路电路70b_1将第三邻近列输出信号路径16f选路到第三列adc18c。尽管本文论述特定选路方案，但将了解，可实施任何合适的选路方案。

通过将列输出信号16b、16c中的两个选路到邻近列adc18b、18e和/或非邻近列adc18c、18f，cis2c在(v:1/3，h:1/3)下取样读取操作期间利用所有的列adc18a到18f。在(v:1/3，h:1/3)下取样读取操作期间，从同一列52a同时读取三行2×4像素元件50。cis2c在所有像素读取操作所需的时间的九分之一内执行(v:1/3，h:1/3)下取样读取操作，例如用于(v:1/3，h:1/3)下取样读取操作的读取时间为×/9。在所说明的实施例中，列选路电路70a到70d耦合到多个启用信号e1到e3。启用信号e1到e3可经配置以仅激活在(v:1/3，h:1/3)下取样读取操作期间使用的那些列选路电路70a到70d。下文的表16说明用于列选路矩阵14c_2的(v:1/3，h:1/3)读取操作的控制表的一个实施例。

表16：

根据一些实施例，图16a到19b说明列选路电路70a到70d。图16a中说明第一列选路电路70a的一个实施例。第一列选路电路70a经配置以接收多个控制信号s[1:7]、多个启用信号e1到e3、多个相关联列输出信号16a到16c、多个邻近列输出信号16d到16f，以及非邻近列输出信号16g。第一列选路电路70a经配置以将列输出信号路径16a到16g中的至少一者选路到输出24。输出24耦合到与和第一列选路电路70a相同的列相关联的列adc。第一列选路电路70a基于cis2c正执行的读取操作，将列输出信号16a到16g中的一或多者选路到输出24。在一些实施例中，启用信号e1到e3经配置以控制第一列选路电路70a的激活。

图16b说明第一列选路电路70a的一个实施例的电路示意图。在一些实施例中，第一列选路电路60a包含多个选路晶体管26a到26g，其耦合到所述多个列输出信号16a到16g和所述输出24。所述多个选路晶体管26a到26g中的每一者包含耦合到对应控制信号s[1:7]的栅极。举例来说，第一选路晶体管26a可在漏极处耦合到第一列输出信号16a，且在源极处耦合到第一启用晶体管28a。当第一控制信号s1为高时，第一选路晶体管26a通过第一启用晶体管28a，在第一列输出信号路径16a上将信号选路到输出24。类似地，第二选路晶体管26b可在漏极处耦合到第二列输出信号路径16b，且在源极处耦合到第一启用晶体管28a，且第三选路晶体管26c可在漏极处耦合到第三列输出信号路径16c，且在源极处耦合到第一启用晶体管28a。当第二或第三控制信号s[2:3]为高(且第一启用信号e1为高)时，相应的列选路晶体管26b、26c接通，以在相应列输出信号路径16b、16c上将信号选路到输出24。相关联的列输出信号路径16a到16c各自耦合到第一启用晶体管28a。

一组邻近列输出信号路径16d到16f耦合到第二启用晶体管28b。举例来说，第四选路晶体管26d可在漏极处耦合到第一邻近列输出信号16d，且在源极处耦合到第二启用晶体管28a。当第四控制信号s[4]为高(且第二启用信号e2为高)时，第四选路晶体管26a通过第二启用晶体管28b，在第一邻近列输出信号路径16d上将信号选路到输出24。类似地，第五选路晶体管26e可在漏极处耦合到第二邻近列输出信号路径16e，且在源极处耦合到第二启用晶体管28b，且第六选路晶体管26f可在漏极处耦合到第三邻近列输出信号路径16f，且在源极处耦合到第二启用晶体管28b。当第五或第六控制信号s[5:6]为高(且第二启用信号e2为高)时，相应的列选路晶体管26e、26f接通，以在相应的邻近列输出信号路径16e、16f上将信号选路到输出24。邻近的列输出信号路径16d到16f各自耦合到第二启用晶体管28a。

非邻近列输出信号路径16g耦合到第三启用晶体管28c。举例来说，第七选路晶体管26g可在漏极处耦合到非邻近列输出信号路径16g，且在源极处耦合到第三启用晶体管28c。当第七控制信号s[7]为高(且第三启用信号e3为高)时，第七选路晶体管26g通过第三启用晶体管28c，在非邻近列输出信号路径16g上将信号选路到输出24。

控制信号s[1:7]和启用信号e1到e3定义在cis2c的阵列4c上执行的读取操作。举例来说，在所有像素读取操作期间，相关联的列输出信号路径16a到16c中的每一者耦合到列选路电路70a的输出24，以将一列中的所有像素元件50循序地输出到单个列adc。将第一控制信号s[1]、第二控制信号s[2]和第三控制信号s[3]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一启用晶体管28a。还将第一启用信号e1设定为高，以将相关联的列输出信号路径16a到16c连接到输出24。与第一列选路电路70a相关联的列52a中的像素元件50中的每一者由行驱动器电路12循序地激活，并提供到耦合到输出24的列adc。其余的控制信号s[4:7]和/或启用信号e2到e3为低，以防止将邻近和非邻近列输出信号路径16d到16g选路到输出24。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作期间，将邻近列输出信号路径16d到16f中的一者选路到第一路由电路70a的输出24。举例来说，在一些实施例中，将第二启用信号e2为高，且将第一和第三启用信号e1、e3设定为低。如果对应于邻近列输出信号路径16d到16f的控制信号s[4:6]中的任一者设定为高，那么将对应的邻近列输出信号路径16d到16f选路到输出24。举例来说，如果第二启用信号e2和第五控制信号s[5]设定为高，将第二邻近列输出信号路径16e(对应于邻近列的第二列输出信号路径16b)选路到输出24。将了解，在(v:1/2，h:1/2)下取样读取操作期间，将邻近列输出信号路径16d到16f中的任一者选路到输出。

在一些实施例中，在(v:1/3，h:1/3)下取样读取操作期间，将非邻近列输出信号路径16g选路到第一路由电路70a的输出24。举例来说，在一些实施例中，将第三启用信号e3设定为高，且将第一和第二启用信号e1、e2设定为低。如果将对应于非邻近列输出信号路径16g的控制信号s[7]设定为高，那么将非邻近列输出信号路径16g选路到输出24。将了解，在一些实施例中，在(v:1/2，h:1/2)下取样读取操作或(v:1/3，h:1/3)下取样读取操作期间，可不使用第一列选路电路70a中的一或多者。

图17a说明第二列选路电路70b的一个实施例。第二列选路电路70b经配置以接收所述多个控制信号s[1:7]、多个启用信号e1到e2、多个相关联列输出信号16a到16c以及多个邻近列输出信号16d到16f的子集。第二列选路电路70b经配置以将列输出信号路径16a到16f中的至少一者选路到输出24。输出24耦合到与和第二列选路电路70b相同的列相关联的列adc。第二列选路电路70b基于cis2c正执行的读取操作，将列输出信号16a到16f中的一或多者选路到输出24。在一些实施例中，启用信号e1到e2经配置以控制第二列选路电路70b的操作。

图17b说明第二列选路电路70b的一个实施例的电路示意图。在一些实施例中，第二列选路电路70b包含多个选路晶体管26a到26f，其耦合到所述多个列输出信号路径16a到16f和所述输出24。所述多个选路晶体管26a到26f中的每一者包含耦合到对应控制信号s[1:6]的栅极。举例来说，第一选路晶体管26a可在漏极处耦合到第一列输出信号16a，且在漏极处耦合到第一启用晶体管28a。当第一控制信号s1为高时，第一选路晶体管26a通过第一启用晶体管28a，在第一列输出信号路径16a上将信号选路到输出24。类似地，第二选路晶体管26b可在漏极处耦合到第二列输出信号路径16b，且在源极处耦合到第一启用晶体管28a，且第三选路晶体管26c可在漏极处耦合到第三列输出信号路径16c，且在源极处耦合到第一启用晶体管28a。当第二或第三控制信号s[2:3]为高(且第一启用信号e1为高)时，相应的列选路晶体管26b、26c接通，以在相应列输出信号路径16b、16c上将信号选路到输出24。相关联的列输出信号路径16a到16c各自耦合到第一启用晶体管28a。

一组邻近列输出信号路径16d到16f耦合到第二启用晶体管28b。举例来说，第四选路晶体管26d可在漏极处耦合到第一邻近列输出信号16d，且在源极处耦合到第二启用晶体管28a。当第四控制信号s[4]为高(且第二启用信号e2为高)时，第四选路晶体管26a通过第二启用晶体管28b，在第一邻近列输出信号路径16d上将信号选路到输出24。类似地，第五选路晶体管26e可在漏极处耦合到第二邻近列输出信号路径16e，且在源极处耦合到第二启用晶体管28b，且第六选路晶体管26f可在漏极处耦合到第三邻近列输出信号路径16f，且在源极处耦合到第二启用晶体管28b。当第五或第六控制信号s[5:6]为高(且第二启用信号e2为高)时，相应的列选路晶体管26e、26f接通，以在相应的邻近列输出信号路径16e、16f上将信号选路到输出24。邻近的列输出信号路径16d到16f各自耦合到第二启用晶体管28a。

控制信号s[1:6]和启用信号e1到e2定义在cis2c的阵列4c上执行的读取操作。举例来说，在所有像素读取操作期间，相关联的列输出信号路径16a到16c中的每一者耦合到第二列选路电路70b的输出24，以将一列中的所有像素元件50循序地输出到对应的列adc。将第一控制信号s[1]、第二控制信号s[2]和第五控制信号s[3]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一启用晶体管28a。还将第一启用信号e1设定为高，以将相关联的列输出信号路径16a到16c连接到输出24。与第二列选路电路70b相关联的列52a中的像素元件50中的每一者由行驱动器电路12循序地激活，并提供到耦合到输出24的列adc。其余的控制信号s[4:6]和/或第二启用信号e2为低，以防止将邻近列输出信号路径16d到16f选路到输出24。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作或(v:1/3，h:1/3)下取样读取操作期间，将邻近列输出信号路径16d到16f中的一者选路到第二列选路电路70b的输出24。举例来说，在一些实施例中，将第二启用信号e2设定为高，且将第一启用信号e1设定为低。如果对应于邻近列输出信号路径16d到16f的控制信号s[4:6]中的任一者设定为高，那么将对应的邻近列输出信号路径16d到16f选路到输出24。举例来说，如果第二启用信号e2和第五控制信号s[5]设定为高，将第二邻近列输出信号路径16e(对应于邻近列的第二列输出信号路径16b)选路到输出24。将了解，在(v:1/2，h:1/2)下取样读取操作期间，将邻近列输出信号路径16d到16f中的任一者选路到输出。

图18a说明第三列选路电路70c的一个实施例。第三列选路电路70c经配置以接收所述多个控制信号s[1:7]、多个启用信号e1、e3、多个相关联列输出信号16a到16c以及非邻近列输出信号16g的子集。第三列选路电路70c经配置以将列输出信号路径16a到16c、16g中的至少一者选路到输出24。输出24耦合到与和第三列选路电路70c相同的列相关联的列adc。第三列选路电路70c基于cis2c正执行的读取操作，将列输出信号16a到16c、16g中的一或多者选路到输出24。在一些实施例中，启用信号e1、e3经配置以控制第三列选路电路70c的激活。

图18b说明第三列选路电路70c的一个实施例的电路示意图。在一些实施例中，第三列选路电路70c包含多个选路晶体管26a到26c、26g，其耦合到所述多个列输出信号路径16a到16c、16g和所述输出24。所述多个选路晶体管26a到26c、26g中的每一者包含耦合到对应控制信号s[1:3，7]的栅极。举例来说，第一选路晶体管26a可在漏极处耦合到第一列输出信号16a，且在源极处耦合到第一启用晶体管28a。当第一控制信号s1为高时，第一选路晶体管26a通过第一启用晶体管28a，在第一列输出信号路径16a上将信号选路到输出24。类似地，第二选路晶体管26b可在漏极处耦合到第二列输出信号路径16b，且在源极处耦合到第一启用晶体管28a，且第三选路晶体管26c可在漏极处耦合到第三列输出信号路径16c，且在源极处耦合到第一启用晶体管28a。当第二或第三控制信号s[2:3]为高(且第一启用信号e1为高)时，相应的列选路晶体管26b、26c接通，以在相应列输出信号路径16b、16c上将信号选路到输出24。相关联的列输出信号路径16a到16c各自耦合到第一启用晶体管28a。

非邻近列输出信号路径16g耦合到第三启用晶体管28c。举例来说，第七选路晶体管26g可在漏极处耦合到非邻近列输出信号路径16g，且在源极处耦合到第三启用晶体管28c。当第七控制信号s[7]为高(且第三启用信号e3为高)时，第七选路晶体管26g通过第三启用晶体管28c，在非邻近列输出信号路径16g上将信号选路到输出24。

控制信号s[1:3，7]和启用信号e1、e3定义在cis2c的阵列4c上执行的读取操作。举例来说，在所有像素读取操作期间，相关联的列输出信号路径16a到16c中的每一者耦合到第三列选路电路70c的输出24，以将一列中的所有像素元件50循序地输出到单个列adc。将第一控制信号s[1]、第二控制信号s[2]和第五控制信号s[3]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到第一启用晶体管28a。还将第一启用信号e1设定为高，以将相关联的列输出信号路径16a到16c连接到输出24。与第三列选路电路70c相关联的列52a中的像素元件50中的每一者由行驱动器电路12循序地激活，并提供到耦合到输出24的列adc。其余的控制信号s[7]和/或启用信号e3为低，以防止将非邻近列输出信号路径16g选路到输出24。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作期间，将相关联的列输出信号路径16a到16c中的一者选路到第三列选路电路70c的输出24。举例来说，在一些实施例中，将第一启用信号e1设定为高，且将第三启用信号e3设定为低。如果对应于相关联的列输出信号路径16a到16c的控制信号s[1:3]中的任一者设定为高，那么将对应的列输出信号路径16a到16c选路到输出24。举例来说，如果第一启用信号e1和第二控制信号s[2]设定为高，那么将第二相关联列输出信号路径16b选路到输出24。将了解，在(v:1/2，h:1/2)下取样读取操作期间，将邻近列输出信号路径16a到16c中的任一者选路到输出。

在一些实施例中，在(v:1/3，h:1/3)下取样读取操作期间，将非邻近列输出信号路径16g选路到第三列选路电路70c的输出24。举例来说，在一些实施例中，将第三启用信号e3设定为高，且将第一启用信号e1设定为低。如果将对应于非邻近列输出信号路径16g的控制信号s[7]设定为高，那么将非邻近列输出信号路径16g选路到输出24。将了解，在一些实施例中，在(v:1/2，h:1/2)下取样读取操作和/或(v:1/3，h:1/3)下取样读取操作期间，可不使用第三列选路电路70c中的一或多者。

图19a说明第四列选路电路70d的一个实施例。第四列选路电路70d经配置以接收所述多个控制信号s[1:7]、多个启用信号e1、e3，以及多个相关联列输出信号16a到16c的子集。第四列选路电路70d经配置以将列输出信号路径16a到16c中的至少一者选路到输出24。输出24耦合到与和第四列选路电路70d相同的列相关联的列adc。第四列选路电路70d基于cis2c正执行的读取操作，将列输出信号16a到16c中的一或多者选路到输出24。在一些实施例中，启用晶体管28a耦合到始终接通电源vdd。

图19b说明第四列选路电路70d的一个实施例的电路示意图。在一些实施例中，第四列选路电路70d包含多个选路晶体管26a到26c，其耦合到所述多个列输出信号16a到16c和所述输出24。所述多个选路晶体管26a到26c中的每一者包含耦合到对应控制信号s[1:3]的栅极。举例来说，第一选路晶体管26a可在漏极处耦合到第一列输出信号16a，且在源极处耦合到启用晶体管28a。当第一控制信号s1为高时，第一选路晶体管26a通过启用晶体管28a，在第一列输出信号路径16a上将信号选路到输出24。类似地，第二选路晶体管26b可在漏极处耦合到第二列输出信号路径16b，且在源极处耦合到启用晶体管28a，且第三选路晶体管26c可在漏极处耦合到第三列输出信号路径16c，且在源极处耦合到启用晶体管28a。当第二或第三控制信号s[2:3]为高时，接通相应的列选路晶体管26b、26c，以在相应的列输出信号路径16b、16c上将信号选路到输出24。相关联的列输出信号路径16a到16c各自耦合到启用晶体管28a。

控制信号s[1:3]定义在cis2c的阵列4c上执行的读取操作。举例来说，在所有像素读取操作期间，相关联的列输出信号路径16a到16c中的每一者耦合到第四列选路电路70d的输出24，以将一列中的所有像素元件50循序地输出到单个列adc。将第一控制信号s[1]、第二控制信号s[2]和第三控制信号s[3]同时设定为高，以将列输出信号路径16a到16c中的每一者连接到启用晶体管28a。与第四列选路电路70d相关联的列52a中的像素元件50中的每一者由行驱动器电路12循序地激活，并提供到耦合到输出24的列adc。

在一些实施例中，在(v:1/2，h:1/2)下取样读取操作和/或(v:1/3，h:1/3)下取样读取操作期间，将相关联的列输出信号路径16a到16c中的一者选路到第四列选路电路70d的输出24。举例来说，在一些实施例中，如果将第二控制信号s[2]设定为高，那么将第二相关联列输出信号路径16b选路到输出24。将了解，在(v:1/2，h:1/2)下取样读取操作和/或(v:1/3，h:1/3)下取样读取操作期间，可将列输出信号路径16a到16c中的任一者选路到所述输出。

图20a说明包含2×2共享像素元件30的多个列32a到32f的cis2d的一个实施例。cis2d类似于上文所述的cis2b，且本文不再重复类似的描述。在中先前论述的实施例中的每一者中，(v:1/2，h:1/2)下取样读取操作和/或(v:1/3，h:1/3)下取样读取操作期间的经子取样的行和列是至少部分地固定的。cis2d的列选路矩阵14d包括可配置列选路矩阵，其经配置以允许为每一(v:1/2，h:1/2)下取样读取操作和/或(v:1/3，h:1/3)下取样读取操作选择cis2d的行和/或列。尽管此实施例使用类似于上文所论述的cis2b的2×2像素阵列，将了解，可修改先前论述的cis电路2a到2c中的任一者以包含可配置列选路矩阵。

在一些实施例中，列选路矩阵14d由多个控制信号s[1:5]和/或多个启用信号e1到e6配置。可通过控制信号s[1:5]和启用信号e1到e6的组合来选择(v:1/2，h:1/2)下取样读取操作和/或(v:1/3，h:1/3)下取样读取操作期间的特定列读取。举例来说，图20b说明经配置以用于所有像素读取操作的图20a的cis2d。返回参考图4a到4b(其说明列选路电路20a的一个实施例)，在所有像素读取操作中，将第一、第四和第五控制信号s[1，4，5]设定为高，且将第二和第三控制信号s[2，3]设定为低，以将相关联列32a到32f的列输出信号路径16a到16c中的每一者选路到列选路电路20a的第一输出24a。将启用信号e1到e6中的每一者设定为高，以启用列选路电路20a_1到20a_6中的每一者。行驱动电路12循序地激活传递到与列32a到32f相关联的列adc18a到18f的列32a到32f中的每一行。

图20c说明根据一些实施例的经配置以用于第一(v:1/2，h:1/2)下取样读取操作的图20a的cis2d。在所说明的实施例中，将列32a、32c、32e的一半中的第一组像素元件30a选路到与第一列32a相关联的列adc18a，且将第二组像素元件30b选路到邻近列adc18b。将对应于作用中列中的每一者的一组启用信号e1、e3、e5设定为高，以启用对应于那些列32a、32c、32e的列选路电路20a_1、20a_3、20a_5，且将对应于非作用中列中的每一者的一组启用信号e2、e4、e6设定为低，以停用对应于那些列32b、32d、32f的选路电路20a_2、20a_4、20a_6。

图20d说明根据一些实施例的经配置以用于第二(v:1/2，h:1/2)下取样读取操作的图20a的cis2d。图20d类似于图20c，但选定的所属组列已切换(例如非作用中列现在是作用中的，且作用中列现在是非作用中)。将对应于作用中列中的每一者的一组启用信号e2、e4、e6设定为高，以启用对应于那些列32b、32f、32g的列选路电路20a_2、20a_4、20a_6，且将对应于非作用中列中的每一者的一组启用信号e1、e3、e5设定为低，以停用对应于那些列32a、32c、32e的选路电路20a_1、20a_3、20a_5。

图20e说明根据一些实施例的经配置以用于第一(v:1/3，h:1/3)下取样读取操作的20a的cis2d。在所说明的实施例中，将列32a、32d的三分之一中的第一组像素元件30a选路到与第一列32a相关联的列adc18a，且将第二组像素元件30b选路到邻近列adc18b，且将第三组像素元件30c选路到非邻近adc18c。将对应于作用中列中的每一者的一组启用信号e1、e4设定为高，以启用对应于那些列32a、32d的列选路电路20a_1、20a_4，且将对应于非作用中列中的每一者的一组启用信号e2到e3、e5到e6设定为低，以停用对应于那些列32b到32c、32e到32f的选路电路20a_2到20a3、20a_5到20a_6。图20f到20g示出用于利用启用信号e1到e6与列32a到32f的其它组合的(v:1/3，h:1/3)下取样读取操作的替代选路实施例。下文的表17说明用于所说明的情况中的每一者的启用控制表：

表17

在各种实施例中，揭示一种包含具有多个行和多个列的像素元件阵列的cmos(互补金属氧化物半导体)图像传感器(cis)。多个列输出信号路径耦合到所述像素元件阵列的所述多个列中的每一者。列选路矩阵耦合到用于所述多个列中的每一者的多个列输出信号路径中的每一者。多个模/数转换器(adc)耦合到列选路矩阵。所述列选路矩阵经配置以在下取样读取操作期间，将至少一个列输出信号路径选路到所述多个adc中的每一者。

在各种实施例中，揭示一种读取cmos(互补金属氧化物半导体)图像传感器(cis)的方法。所述方法包含通过行驱动器电路激活阵列中的多个像素元件。所述多个像素元件布置成第一列。所述方法进一步包含将所述多个像素元件中的每一者选路到选自多个列adc的至少一个列adc。所述一或多个像素元件中的每一者由多个列输出信号路径中的一者选路。所述列输出信号路径中的每一者耦合到所述多个像素元件的一部分。所述至少一个列adc将所述多个像素元件中的每一者转换为数字信号。

在各种实施例中，揭示一种读取cmos(互补金属氧化物半导体)图像传感器(cis)的列选路矩阵。所述列选路矩阵包含第一列选路电路，其经配置以将第一列的第一列输出信号路径选路到第一列adc，且将第一列的第二列输出信号路径选路到第二列adc。第二列选路电路经配置以将第二列的多个列输出信号路径选路到第二列adc。控制器耦合到第一和第二列选路电路中的每一者。控制器经配置以控制第一和第二列选路电路中的每一者的输出。

前文概述若干实施例的特征，以使得所属领域的技术人员可以更好地理解本揭示的各方面。所属领域的技术人员应了解，他们可容易地使用本揭示作为设计或修改其它过程和结构来进行本文所介绍的实施例的相同目的和/或实现相同优点的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本揭示的精神和范围的情况下在本文中进行各种改变、替代和更改。