一种针对高密度SPAD阵列级模拟信号的读出电路和读出方法与流程

本发明涉及一种基于模拟光子计数技术的单光子雪崩二极管探测器阵列级模拟信号的读出电路和读出方法，属于光电技术领域。

背景技术：

单光子雪崩二极管(Single-Photon Avalanche Diode，SPAD)探测器件具有高的灵敏度、高的时间精度分辨率，已被广泛应用于生物医学、军事和光通信等领域。SPAD器件已经与CMOS工艺兼容，为了实现单光子探测器高集成化就必须减少电路的尺寸与功耗。传统的SPAD探测器像素单元包括单光子雪崩二极管、淬灭与复位电路、数字计数电路、锁存器和相关的辅助电路，然而随着阵列的密度不断提高，由于计数范围很广，像素单元内的数字电路占用了很大面积，导致核心器件探测光子的面积比例变小，即占空比减小。模拟计数电路在高密度单光子探测领域的优势明显，其计数电路主要由电容和很少的晶体管组成，电容上的电压可以反应出计数值，这样能大大提高SPAD探测器阵列的集成度，而且可以增加读出的动态范围和减小暗计数的影响。但是由于模拟计数噪声较多，对于适用于模拟信号计数的阵列级读出电路和方法目前现有技术中还没有提出。

技术实现要素：

本发明要解决的技术问题是降低像素单元内数字电路占用面积的比例，降低噪声，改进单光子雪崩二极管探测器阵列级模拟信号的读出。

为此目的，本发明提出一种针对高密度SPAD阵列级模拟信号的读出电路，包含格雷码发生器、3-8地址译码器、行地址译码器、行局部复位控制电路、多路选择器、相关双采样、模数转换器和时钟模块和若干像素单元，时钟模块给格雷码发生器提供时钟信号，格雷码发生器为行地址译码器、3-8地址译码器、多路选择器提供计数信号，行地址译码器通过格雷码控制，可以输出选通某一行并对其进行操作，全局复位信号、局部复位信号和行地址译码器输出端接在行局部复位控制电路，其输出接到每一行像素单元的复位控制模块上，多路选择器用来将其输入的8列信号依次选择输出到相关双采样电路，由格雷码发生器提供3位的选通信号，所有的多路选择器控制信号都相同，多路选择器将整个阵列按列分成若干个组，每组8列连接到多路选择器的输入端，可以达到共用相关双采样的目的，3-8地址译码器第一个输出端连接到每个组的第一列，第二个输出端连接到每个组的第二列，在全局复位时3-8地址译码器为全选状态，在读出时与多路选择器接相同的控制信号，与行局部复位控制电路配合可以进行局部复位。

为提高占空比，模数转换器和时钟模块可以在芯片外使用现成的模块。

行局部复位控制电路由与门和或门组成，当全局复位信号RESA为高时输出为高，局部复位信号和行地址译码器输出信号相与输出。

本发明还提出一种上述针对高密度SPAD阵列级模拟信号的读出电路的读出方法，具体包含以下几个阶段：

(1)在整个阵列信号读出之前，像素单元电路先进行曝光探测光子，首先对所有的像素单元进行整体复位，RESA由外部电路给信号输入一个高电平脉冲，使计数器的计数值清零，然后曝光一段时间，EXPO输入一段时间的高电平，这时淬灭电路给SPAD加上足够的反偏电压，SPAD开始探测光子产生雪崩电流，淬灭电路对其淬灭并输出窄脉冲给计数电路，像素单元电路开始工作，将光子探测的数量转换成计数电容上的电压信号，曝光结束后，计数电路内的计数电压保持不变，等待外部电路读出；

(2)阵列读出电路开始工作，先进行并行读出，行地址译码器实现对整个阵列的每一行进行选通，使像素单元的输出选通开关导通，并且与行局部复位控制电路配合进行局部复位，行地址译码器先选通第一行，第一行的所有像素单元中的输出选通被打开，计数电容的电压信号通过缓冲器接入行信号总线通向多路选择器，每八列像素单元通过一个多路选择器共用一个相关双采样电路，这时所用的多路选择器同时工作，多路选择器与3-8地址译码器接相同的选通信号，其作用是可以将其8个输入信号串行输出，从而达到每8列共用一个双相关采样电路来节约面积，每个多路选择器将其第一列的信号首先送入相关双采样，当第一列通信结束其他列依次也接入相关双采样，直到第八列结束；

(3)相关双采样进行信号处理，消除噪声，它由相关双采样第一次对计数信号进行采样，然后由复位控制电路对单元中的计数电路复位，相关双采样第二次对复位后的电压进行采样，最后输出两个电压的差值，得到纯净的光子信号；

(4)回到多路选择器刚开始工作的状态，当所有的多路选择器选中第一列时，整个阵列共用一个3-8地址译码器模块，用于配合多路选择器进行局部复位，行局部复位控制电路由组合逻辑门电路组成，输入端为行地址译码器的输出、局部复位信号线和全局复位信号线，当全局复位信号为高时，输出为高；当全局复位信号为低时，输出为局部复位信号和行地址输出信号与值，这样可以方便的实现行局部复位，这时3-8地址译码器也选中每一行的第一列的复位控制端，相关双采样对输入信号即像素单元的计数电压信号进行采样，然后局部复位信号使能，输入到行局部复位控制电路，这时第一行所有行所有像素单元都接收到局部复位信号，但是只有3-8译码器选中的单元即多路选择器选通的单元进行复位，复位结束后，相关双采样再次进行采样复位后的信号，并输出其差值，所有的相关双采样同时输出信号，再次输出到一个高速多路选择器，将信号依次输出给ADC处理。

相关双采样电路由运算放大器和开关电容电路组成，对信号采样两次输出其差值，达到消除噪声的目的。

与现有技术相比，本发明具有以下几个优点：

(1)本发明中，整个电路采用行并行读出的方式，但与传统行读出方式不同，当某一行被选中后，每8列数据经过多路选择器顺序输出，通过CDS处理然后送到外部ADC，这样可以大大减小芯片面积，CDS的数量减少到八分之一；

(2)可以方便地实现局部复位和整体复位；在每一行前面和行译码器前面有一排与门电路，与门的两个输入端分别接行译码器的输出和局部复位信号RESP，与门的输出端接对应行像素单元的复位线，同时有一个全局复位信号RESA接到每一个像素单元。当RESP选通时，通过行译码器选通的行就可以实现局部复位。

(3)可以降低噪声，通过相关双采样技术可以得到纯净的光子计数信号；电路中包含的CDS电路可以有效的减少模拟读出电路的噪声，CDS需要对输入的信号采样两次，输出其差值，由上述局部行复位，CDS一次输入为计数电路输出信号，另一次输入为复位后的计数电路输出信号，相减后纯净的光子信号就可以得出。

附图说明

图1是本发明的阵列读出电路结构(128x128)。

图2是本专利适用的像素单元框图。

图3是局部复位控制电路的原理图。

图4简化版的阵列的示意图。

图5是双相关采样原理图。

图6是读出电路时序图。

图7是当曝光结束后的时序图。

图8是当第一列被选通时的时序图。

具体实施方式

现结合附图对本发明的具体实施做进一步详细的说明。

本发明提出一种针对高密度SPAD阵列级模拟信号的读出电路架构和方法，读出方式为并行读出，通过相关双采样技术可以消除噪声，并且可以很方便的实现对正则读取的像素单元进行局部复位

适用于大规模模拟计数的像素单元阵列对外围阵列级读出电路，并能减少模拟读出产生的噪声，提高探测器的探测精准度。本发明提出的SPAD阵列架构，如图1所示。主要是将阵列中的像素单元按行读出并将输出的模拟信号去噪，外部译码等步骤转化为数字信号，用来进行长距离的传输。读出电路包含格雷码发生器(Gray code)、3-8地址译码器(Decoder3-8)、行地址译码器(Row Address Decoder)、行局部复位控制电路(DG)、八选一多路选择器(MUX)、相关双采样(CDS，Correlated Double Sampling)、模数转换器(ADC)和时钟(Clock Control)，pixel为像素单元。其中模数转换器和时钟可以在芯片外使用现成的模块，格雷码发生器作用是为多个地址译码器提供计数信号来控制其选通状态，并且可以达到消除组合逻辑电路中竞争和冒险的目的。

像素单元电路，如图2所示，一般包含SPAD、淬灭电路、计数电路、输出选通电路，为了配合外部读出电路，单元电路的计数复位信号前必须要加上复位控制电路来实现后期的局部复位从而达到消除固定模式噪声的目的。其中复位控制电路输入端为3-8译码器的输出(Decoder3-8)和行局部复位控制电路的输出(DG)，当Decoder3-8和DG输出同时为高时复位使能。淬灭电路的输入端接全局曝光信号(EXPO)，当EXPO为高时，SPAD开始探测光子产生雪崩电流，淬灭电路工作并且输出给计数电路。输出选通是连接像素单元和外围电路的桥梁，其输入端为行地址译码器的输出(Row Address Decoder)，当Row Address Decoder输出为高时，输出选通使能，计数信号连接到列数据总线。计数信号必须经过上列模块顺序处理，而模数转换器之前的电路称为模拟信号处理电路。上述电路性能往往是决定图像素成像质量、填充率、运行速率和功耗大小等方面的瓶颈。电路架构最重要的是相关双采样用于抑制固定模式噪声，获得高信噪比成像系统。其中的SPAD、淬灭电路、计数电路本发明专利不予考虑。

整列读出电路中各个模块连接关系如下：

首先时钟模块给格雷码发生器提供时钟信号，然后格雷码发生器为行地址译码器、3-8地址译码器、多路选择器提供计数信号；行地址译码器通过格雷码控制，可以输出选通某一行并对其进行操作。全局复位信号、局部复位信号和行地址译码器输出端接在行局部复位控制电路，其输出接到每一行像素单元的复位控制模块上，行局部复位控制电路由与门和或门组成，如图3所示，当全局复位信号RESA为高时输出为高，局部复位信号和行地址译码器输出信号相与输出；多路选择器用来将其输入的8列信号依次选择输出到相关双采样电路，由格雷码发生器提供3位的选通信号，所有的多路选择器控制信号都相同；多路选择器将整个阵列按列分成若干个组，每组8列连接到多路选择器的输入端，可以达到共用相关双采样的目的；3-8地址译码器第一个输出端连接到每个组的第一列，第二个输出端连接到每个组的第二列以此类推，如图4所示，在全局复位时3-8地址译码器为全选状态，在读出时与多路选择器接相同的控制信号，与行局部复位控制电路配合可以进行局部复位。图4中的相关双采样电路，由于其电路占用面积较大，故采用多路复用的方法减少电路模块数量，其作用是通过两次采样相减输出消除噪声。所有相关双采样电路输出在经过一个多路选择将信号输出到高速模数转化电路。

整个读出电路工作状态分为以下几个阶段：

(1)在整个阵列信号读出之前，像素单元电路先进行曝光探测光子。在探测器工作的最开始，首先对所有的像素单元进行整体复位，RESA由外部电路给信号输入一个高电平脉冲，使计数器的计数值清零，然后曝光一段时间，EXPO输入一段时间的高电平，这时淬灭电路给SPAD加上足够的反偏电压，SPAD开始探测光子产生雪崩电流，淬灭电路对其淬灭并输出窄脉冲给计数电路，像素单元电路开始工作，将光子探测的数量转换成计数电容上的电压信号。曝光结束后，计数电路内的计数电压保持不变等待外部电路读出。

(2)本发明提出的阵列读出电路开始工作，先进行并行读出。行地址译码器实现对整个阵列的每一行进行选通，使像素单元的输出选通开关导通，并且与行局部复位控制电路配合进行局部复位。行地址译码器先选通第一行，第一行的所有像素单元中的输出选通被打开，计数电容的电压信号通过缓冲器接入行信号总线通向多路选择器，每八列像素单元通过一个多路选择器共用一个相关双采样电路。这时所用的多路选择器同时工作，多路选择器与3-8地址译码器接相同的选通信号，其作用是可以将其8个输入信号串行输出，从而达到每8列共用一个双相关采样电路来节约面积。每个MUX将其第一列的信号首先送入CDS，当第一列通信结束其他列依次也接入CDS，直到第八列结束。

(3)相关双采样进行信号处理，消除噪声。相关双采样电路是消除固定模式噪声的核心模块，它由运算放大器和开关电容电路组成，对信号采样两次输出其差值，达到消除噪声的目的。相关双采样第一次对计数信号进行采样，然后由复位控制电路对单元中的计数电路复位，相关双采样第二次对复位后的电压进行采样，最后输出两个电压的差值，得到纯净的光子信号。回到MUX刚开始工作的状态，当所有的MUX选中第一列时。整个阵列共用一个3-8地址译码器模块，用于配合多路选择器进行局部复位，例如多路选择器选通第一列时3-8地址译码器也要选择第一列，可以对第一列进行局部复位。行局部复位控制电路由组合逻辑门电路组成输入端为行地址译码器的输出、局部复位信号线(RESP)和全局复位信号线(RESA)，当全局复位信号为高时，输出为高；当全局复位信号为低时，输出为局部复位信号和行地址输出信号与值，这样可以方便的实现行局部复位。这时3-8地址译码器也选中每一行的第一列的复位控制端，CDS对输入信号即像素单元的计数电压信号进行采样，然后局部复位信号(RESP)使能，输入到行局部复位控制电路(DG)，这时第一行所有行所有像素单元都接收到局部复位信号，但是只有3-8译码器选中的单元即MUX选通的单元进行复位，复位结束后，CDS再次进行采样复位后的信号，并输出其差值。所有的CDS同时输出信号，再次输出到一个高速MUX，将信号依次输出给ADC处理。

除此之外，本发明还针对单光子雪崩二极管探测阵列级模拟计数方式提出了一种高效读出方法，该方法采用列并行读出方式，将像素内的计数信号送到相关双采样然后进行局部复位再送给相关双采样，达到去除噪声的目的。以128X128的阵列为例如图1所示，整个电路包含16个多路选择器(8列共用)，16个相关双采样模块，一个16路多路选择器，128个行局部复位控制电路(每行一个)，一个3-8地址译码器，一个格雷码发生器，时钟模块和模数转换电路为外部模块。整个电路工作状态分为以下几个部分：

(1)曝光阶段：时序如图6所示，当电路开始工作时，先进行全局复位，计数电路清零，如图1所示，pixel阵列是探测光子的部分，首先RESA输入为高，这时每一列的DG(如图3所示，由组合逻辑门电路组成)检测到曝光信号立即输出为高，同时3-8地址译码器处于全选不工作的状态，pixel内的复位控制模块检测到DG和3-8译码器的高电平后立即输出复位信号实现全局复位。复位结束后，对整个像素单元进行曝光。EXPO(曝光信号)为高，EXPO连接到像素单元的淬灭电路上，如图2所示，当EXPO为高时淬灭电路给SPAD加上高反偏电压并对SPAD产生的雪崩电流进行淬灭，每一个光子到来SPAD就会产生雪崩电流，淬灭电路淬灭后会输出到计数电路一个窄脉冲，计数电路负责记录窄脉冲的数量即光子数目。曝光时间可控，由外部激励决定。

(2)曝光结束后，地址译码器和多路选择器的配合工作：首先行地址译码器开始工作，将整个像素阵列的每一行作为一个整体，对其计数器的输出选通开关依次导通，如图6所示，L1到L128顺序输出高电平。在128X128的像素阵列中，如图1所示，每8列通过一个多路选择器(MUX)，一共16个多路选择器，于是整个阵列被多路选择器分成16组，每组通过多路选择器连接到一个相关双采样模块。整个读出电路有一个3-8地址译码器，在行并行读出时用来配合多路选择器进行局部复位，其第一个输出端3-8decoderY0连接到上述每一组的第一列，第二个输出端3-8decoderY1连接到每一组的第二列以此类推，如图4所示，图4为图1的部分详细图。当曝光结束后，时序图如图7所示，当L1选通时，3-8地址译码器与多路选择器同步选通，输出端3-8decoderY0、3-8decoderY1、3-8decoderY2·依次为高。L1中第1到8列被多路选择器依次选通，顺序输出到相关双采样(CDS)，第9到16列也是如此。同时CDS开始工作。

(3)多路选择器或3-8地址译码器选择第一列时相关双采样的工作：当第一列被选通时，时序图如图8所示，S1和S2分别出现的高电平脉冲表示CDS的两次采样，第一次采样，CDS得到曝光后的计数器的电压值。S1高电平结束在S2高电平到来之前，对该行进行复位，RESP出现一个高电平脉冲，这时DG也输出一个高脉冲，所有被3-8地址译码器选中的像素单元即每一组的第一列快速复位，然后S2高电平来到。第二次采样结束后，CDS得到复位后的计数器电压值，然后输出其差值。由于固定模式噪声的存在，计数电路在开始计数之前电容电压就有一定的初值，并且每个像素单元都不一定相同，导致的计数电压值包含计数初值和光子计数的值。为了消除这一噪声，CDS读出第一次电压值后，再次对复位后的计数电压进行采样，输出其差值，这样输出的信号为计数后的电压值减去复位后的电压值，从而得到纯净的光子信号。最后所有的CDS通过一个多路选择器依次将信号输入给高速的ADC，将模拟信号转换成数字信号交给后期数字信号处理电路。