一种基带信号位同步时钟宽频自适应提取装置的制作方法

文档序号:11085119阅读:来源:国知局

技术特征:

1.一种基带信号位同步时钟宽频自适应提取装置,其特征在于,包括:

信号预处理模块,与该信号预处理模块相连的位同步时钟提取模块;

所述信号预处理模块包括:放大器模块、滤波器模块、脉冲整形模块;

所述信号预处理模块适于再生经信道衰减、滤波、噪声干扰的基带数据信号;

所述放大器模块适于放大经信道衰减、滤波、噪声干扰的基带数据信号;

所述滤波器模块适于滤除带外噪声,改善信号质量;

所述脉冲整形模块适于将滤波器输出信号整形为高低电平信号,即再生基带脉冲信号;

所述位同步时钟提取模块包括:系统时钟、锁存单元、边沿检测、最小脉宽检测、相位检测、同步脉冲形成;

所述位同步时钟提取模块适于宽频自适应提取信号预处理模块提供的再生基带数据信号位同步时钟;

所述锁存单元、边沿检测、最小脉宽检测、相位检测、同步脉冲形成分别与系统时钟相连;

所述系统时钟适于石英晶体振荡器产生高稳定度时钟信号;

所述锁存单元适于缓存整形后的再生基带信号,使之与系统时钟同步;

所述边沿检测适于检测基带信号上升沿和下降沿;

所述最小脉宽检测适于在较宽的频带范围内自适应检测基带信号的最小脉冲宽度,作为调整位同步时钟输出频率参数的参考依据;

所述相位检测适于计算边沿检测的上升沿/下降沿信号与同步脉冲形成单元产生的位同步时钟信号的相位差,作为调整位同步时钟输出的相位参数参考依据;

所述同步脉冲形成适于根据相位差及最小脉宽产生位同步时钟信号;

所述信号预处理模块适于硬件实现,所述位同步时钟提取模块适于采用硬件描述语言基于FPGA或CPLD实现;

所述最小脉宽检测,当最小脉宽较小时,适于采用等精度测量原理测量最小脉宽。

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