用于SERDES应用的滤除码间干扰的电路和方法与流程
本发明总的涉及集成电路器件，具体地，涉及用于在集成电路中滤除码间干扰的电路和方法。
背景技术：
高速串行链路通信是许多集成电路和系统的重要功能。然而，实施高速串行链路通信也提出了许多挑战。例如，在具有高损耗的数据传输信道中实施的每秒56吉比特(gb/s)的串行器/解串器(serdes)电路需要复杂的均衡来达到期望的误码率。在传统的器件中，所述均衡是通过使用ffe(前馈均衡器)来消除前导(pre-cursor)码间干扰(isi)并使用判决反馈均衡器(dfe)来消除剩余的后导(post-cursor)isi而完成的。然而，由于集成电路中实施dfe的局限性，实施ffe和dfe均衡的传统电路只能支持几个dfe抽头。因为dfe中有反馈环，所以必须进行循环展开以达到高数据率。再者，随着dfe抽头数增加，关键路径长度增加，并且dfe的循环展开的复杂度也指数地增加。为了支持更高的数据率和更具有挑战性的传输信道，实施ffe和dfe的改进的电路是必要的。
因此，用于在集成电路中滤除码间干扰的改进的电路和方法将是有利的。
技术实现要素：
描述了一种用于在集成电路中滤除码间干扰的电路。所述电路包括：第一级，其被耦接以接收输入信号的数字样本，其中所述第一级基于所述数字样本生成第一判决输出；以及第二级，其被耦接以接收所述输入信号的数字样本，其中所述第二级包括滤波器，所述滤波器接收第一判决输出，并且基于所述输入信号的数字样本和检测到的与所述第一判决输出相关联的码间干扰生成第二判决输出。
另一种用于在集成电路中滤除码间干扰的电路包括：判决反馈均衡器，其被耦接以接收输入信号的数字样本，其中所述判决反馈均衡器基于数字样本生成第一判决输出；前馈均衡器，其被耦接以接收第一判决输出并生成检测到的与所述第一判决输出相关联的码间干扰；预滤波器，其被耦接以接收输入信号的延时数字样本；第一减法器电路，其被耦接到所述预滤波器和所述前馈均衡器的输出；以及判决块，其被耦接到减法器电路的输出端，所述判决块生成第二判决输出。
描述了一种用于在集成电路中滤除码间干扰的方法。所述方法包括在第一级处，接收输入信号的数字样本；基于所述数字样本生成所述第一级的第一判决输出；在第二级处，接收所述输入信号的数字样本；基于所述输入信号的数字样本和检测到的与所述第一判决输出相关联的码间干扰，生成第二判决输出。
附图说明
图1是具有用于滤除码间干扰的电路的集成电路的框图；
图2是具有用于滤除码间干扰的接收机的传输网络的框图；
图3是使能码间干扰消除的示例性接收机的一部分的框图；
图4是使能码间干扰消除的自适应的接收机的一部分的另一个框图；
图5是图3和4的前馈均衡器的示例性实施例的框图；
图6是显示在集成电路中滤除码间干扰的一种方法的流程图；
图7是显示在集成电路中滤除码间干扰的另一种方法的流程图；
图8是用于编程具有可编程资源的器件的系统的框图；
图9是具有可编程资源的器件的框图；以及
图10是图9的器件的可配置的逻辑元件的框图。
具体实施方式
以下阐述的电路和方法能够进行前导和后导isi消除，以改进高速串行数据应用的均衡。更具体地，所述电路和方法通过isi受损信号(impairedsignal)的第一局部均衡，然后通过从来自另一分开的检测器的经滤波的判决中减去估计的前导和后导isi，从而消除前导和后导isi。滤波模数转换器(adc)样本的预滤波器与处理来自低复杂度检测器的判决的、判决fir(有限脉冲响应)滤波器相组合，以生成前导和后导isi的估计值。通过实施联合和独立的预滤波器和判决滤波器自适应(adaptation)，最终得到的均衡的样本具有减小的噪声和剩余isi，这使得能够达到改进的均衡。
所述电路和方法通过在前导和后导isi消除中不带有反馈环而减小关键路径长度，因为判决是由低复杂度检测器生成的。所述电路和方法还减小了均衡的样本中的噪声，因为判决fir在前导和后导上都起作用，这样，预滤波器不需要有像在传统的dfe实现中ffe那么大的高频提升，在所述传统dfe实现中只有后导通过判决被消除。而且，所述电路和方法减小了均衡后的样本中剩余的isi，因为与传统的dfe相比较，可以支持更长的前导抽头和后导抽头。结果，所述电路和方法支持更高数据率的串行链路通信，并且与传统的dfe实施方案相比较，能够在更有挑战性的信道中进行数据传输。
虽然本公开包括限定被视为新颖的本发明的一个或多个实施例的特征的权利要求，但可以相信，通过结合附图考虑本说明，将更好地理解所述电路和方法。虽然公开了各种电路和方法，但应当看到，所述电路和方法仅仅是可以以各种不同的形式被体现的、发明性安排的示例。因此，在本说明书内揭示的具体结构和功能细节不应当看作为限制，而仅仅作为权利要求的基础和作为用于教导本领域技术人员用各种方式利用实际上任何适当详细描述的结构实施本发明的安排的代表性基础。再者，这里使用的术语和词组不旨在限制，而是提供所述电路和方法的可理解的说明。
现在转到图1，图中显示具有用于滤除码间干扰的电路的集成电路的框图。具体地，输入/输出端口102被耦接到控制电路104，所述控制电路104控制具有配置存储器108的可编程资源106。以下参照图8-10更详细地描述的配置数据可以由配置控制器110提供到配置存储器108。所述配置数据使得可配置元件109能够运行，同样如参照图10更详细地描述。分开的存储器112(例如可以是非易失性存储器)可被耦接到控制电路104和可编程资源106。接收机114可以被耦接到控制电路104和存储器112，并且可以借助于i/o端口116接收集成电路器件外部的信号或发送信号。正如下面更详细地描述的，接收机114使得能够滤除集成电路中的码间干扰，并且可以在图9的可编程逻辑器件(pld)中被实施。其它i/o端口可被耦接到集成电路器件的电路，例如被耦接到所示的控制电路104的i/o端口118。下面更详细地阐述的电路和方法可以在单个集成电路芯片内被实施，或可以在实施cml电路的多芯片模块或某些其它系统中被实施。
现在转到图2，图中显示了具有用于滤除码间干扰的接收机的传输网络的框图。具体地，发射机202被耦接到将数据提供到接收机114的信道204。数据信道可以是任何类型的有线或无线通信信道。所述接收机114包括被耦接到信道204的自动增益控制/连续时间线性均衡器(agc/ctle)电路206，其输出被耦接到模数(adc)转换器208。agc/ctle电路保证接收的信号的幅度是适当的，并且该电路均衡发射机和信道的组合特性。adc将被耦接到接收机114的模拟输入信号转换成数字样本，所述数字样本被耦接到isi消除电路210。agc自适应电路212和ctle自适应电路214能够基于isi消除电路210的输出来调节agc/ctle电路206，以正确地接收模拟信号。isi消除电路210将参照图3和4更详细地被描述。
现在转到图3，图中显示使能码间干扰消除的接收机的一部分的框图。模数转换器208被耦接以接收输入信号，所述输入信号可以是由agc/ctle电路206例如在输入304处生成的，并且在输出306处生成数字样本。所述输出端306被耦接到能够滤除码间干扰的isi消除电路210的第一级308。正如下面更详细地描述的，在输出端306处的数字样本和第一级308的第一判决输出被耦接到第二级310。
第一级308包括第一ffe312，其被耦接以在输入314处接收数字样本xk。ffe312消除前导isi并生成经滤波的信号yk。ffe例如可以实施有限脉冲响应(fir)滤波器。ffe312的输出316被耦接到dfe318。dfe318包括第一减法器电路317，其被耦接以在第一输入320处接收第一ffe312的输出。来自乘法器323的反馈输出bk-1被耦接到第二输入324。在减法器电路的输出326处的输出dk被耦接到判决块328的输入330，其中第一级判决
第一级的第一判决输出也被耦接到第二ffe350的输入352。在第二ffe350的输出354处生成的经过滤波的数值ik(它代表预滤波器362输出的前导和后导isi的估计值)被耦接到第二减法器电路358的第一输入356。第二减法器电路358的第二输入360也被耦接到预滤波器362的输出364，其中预滤波器362接收来自延时电路365的adc电路208的延时输出，并生成经滤波的输出pk。也就是，在输出端306处的数字样本被耦接到延时电路365的输入366，其中在输出368处的延时的数字样本被耦接到预滤波器362的输入370。正如参照图4和5更详细地描述的，在时间k，第i个预滤波器系数f(i)k按照以下公式被更新：
f(i)k＝f(i)k-1–μ·ek·xk-i,(1)
其中μ是控制自适应速度的加权因子，ek是在时间k时的误差，由下式给出：
其中
sk＝pk-ik，(3)
以及
其中ak’是基于sk的、发送的码元ak的判决，而h0将所述信号缩放到想要的幅度。数值xk-i是与第i个系数f(i)k-1相乘的数字样本。预滤波器按照以下公式生成如图5所示的输出：
pk＝f0·xk+f(1)xk-1+...+f(n)xk-n(5)
ffe350根据相同的公式运算，其中
在图3的实施例中，预滤波器362和ffe350在数字域中运行。第一级308实施初始判决反馈均衡。也就是，adc样本被ffe312的fir滤波器滤波，从而去除大多数前导isi。剩余的后导isi是通过使用乘法器323和延时元件342将延时的反馈判决用标量h1缩放而生成的。通过从ffe312的输出中减去剩余的后导isi，在减法器317的输出326处的经均衡的样本被耦接到判决块328，从而生成第一判决。
所述第一判决然后由判决ffe350进行滤波，以在预滤波器的输出处生成剩余的前导和后导isi的估计值。ffe350也可以实施fir滤波器。预滤波器362是第二数字fir，它对信号做局部均衡和噪声整形(shaping)。在预滤波器之前的延时被提供来使得预滤波器输出与来自ffe350的经滤波的判决对准。因为在预滤波器和ffe2的均衡路径中没有反馈环，所以图4的均衡技术比起具有反馈环的、传统判决反馈均衡技术，可以达到更高的数据率。另外，因为均衡技术通过使用第一级判决而用判决来消除前导和后导isi，所以预滤波器比起传统的判决反馈均衡技术只需要较小的噪声增强，在传统技术中，通过使用判决，只有后导isi被消除，以及由于实施方案的复杂性和硅电路速度限制，isi抽头的数目受到限制。
现在转到图4，图中显示使能码间干扰消除的自适应的接收机的一部分的另一个框图，其中图4的电路提供预滤波器和ffe350的联合调整。除了第一级308和第二级310以外，还实施了能够进行预滤波器调整和ffe调整的自适应级。具体地，乘法器404被耦接以在输入406处接收第二输出判决并在输入408处接收代表信号电平的数值h0，该乘法器404的输出是发送的码元的估计值。在输出410处生成的、乘法器404的输出被耦接到第三减法器电路412的输入414，而第二减法器电路358的输出被耦接到第三减法器电路的输入416。在输出端418处生成的、减法器的输出被耦接到预滤波器自适应电路420的输入421，而延时元件365的延时的输出信号被耦接到预滤波器自适应电路420的第二输入422。经调整的预滤波器系数被提供到预滤波器362，从而以可编程的频率更新它的系数，这些系数是在预滤波器自适应电路420的输出424处被生成的，并且被耦接到预滤波器362的输入426。
预滤波器自适应电路420对于预滤波器的每个抽头f(0),f(1),…,f(n)，相应地实施公式(1)。因此，在输出418处预滤波器自适应误差ek是通过从判决块374的分割器输入中减去缩放的判决而生成的，如由公式(2)、(3)和(4)给出的。自适应取adc数字样本和自适应误差ek，来生成自适应误差梯度和更新预滤波器抽头。自适应可以使用各种算法，例如，使用最小均方(lms)、符号lms算法或其它自适应算法，其中公式(1)是lms自适应。ffe自适应电路430使用在输出418处生成的自适应误差ek和在输入434处接收的、来自第一级308的低复杂度检测器(例如，dfe318)的判决，基于与公式(1)到(4)类似的一组公式，调整ffe350的系数，并通过使用lms或符号lms算法或其它自适应算法，生成自适应误差梯度和更新被耦接到ffe350的输入的判决fir抽头。通过使用isi受损信号的第一局部均衡，进行噪声整形和部分消除前导和后导isi，然后从由另一个分开的检测器生成的经滤波的判决中减去估算的前导和后导isi，由于在isi消除中去除了反馈环，因此可以精确地和以更高的数据率接收数据。
现在转到图5，图中显示图3和4的前馈均衡器的框图。前馈均衡器通过基于类似于公式(5)的公式过滤它的输入信号来执行均衡。前馈均衡器在多个滤波器级502-506的第一级处接收输入信号xk。每个滤波器级包括延时元件508，该延时元件的输出被耦接到乘法器电路510的输入514。乘法器的另一个输入被耦接到对应于各个滤波器系数的输入516，并且乘法器的输出在输出518处被生成。乘法器522在第一输入526处被耦接到第一滤波系数f(0)和在第二输入524处被耦接到adc样本xk，它的输出被耦接到加法器538以作为输入531。每一级的输出518被耦接到加法器电路，其中第一滤波器级502的输出被耦接到第一输入532，第二滤波器级504的输出被耦接到第二输入534，以及最后的滤波器级506的输出被耦接到输入536。信号yk在加法器电路530的输出538处被生成。
现在转到图6，流程图显示滤除集成电路中的码间干扰的方法。在框602，基于输入信号生成数字样本。在框604，低复杂度检测器被用来生成初始判决。低复杂度检测器可以是，例如图3的ffe312。在框606，在码间干扰消除之前提供数字样本的预滤波。例如，预滤波可以由预滤波器362执行。在框608，所述初始判决被滤波，生成剩余的码间干扰。在框610，通过使用经预滤波的数字样本和剩余的码间干扰，生成最终判决。也就是，剩余的码间干扰，例如通过使用图3的减法器电路358，从经预滤波的数字样本中被减去。
现在转到图7，图中显示滤除集成电路中的码间干扰的另一个方法。在框702，数字样本在第一级处被接收。在框704，所述数字样本被耦接到前馈均衡器，其中所述前馈均衡器的输出具有减小的前导码间干扰。前馈均衡器可以是，例如图3的ffe312。在框706，前馈均衡器的输出被耦接到判决反馈均衡器，所述判决反馈均衡器生成第一判决输出。判决反馈均衡器可以是dfe318，用于消除后导isi。在框708，第一判决输出，基于数字样本，在判决反馈均衡器的输出处被生成。
在框710，所述第一判决输出被耦接到第二前馈均衡器，其中所述第二前馈均衡器的输出包括通过使用第一判决输出而检测到的码间干扰。第二反馈均衡器，例如可以是ffe350。在框712，输入信号的数字样本也在包括预滤波器的第二级处被接收。在框714，预滤波器的输出和第二前馈均衡器检测到的码间干扰被耦接到减法器电路，其中所检测到的码间干扰(与前导和后导isi相关联的)被从预滤波器的输出中减去。在框716，第二判决输出是基于接收的信号的数字样本和与第一判决输出相关联的检测到的码间干扰而生成的。在框718，所述减法器电路的输出被耦接到判决块，其中判决块生成第二判决输出。最后，在框720，预滤波器的滤波器抽头和输出判决前馈均衡器被更新。例如，滤波器抽头的更新可以由自适应级402执行。
图6和7的方法的各个步骤可以通过使用如所描述的图1-5和8-10中的电路，或使用某些其它的适当的电路而被实施。虽然描述了所述方法的特定的步骤，但应当看到，所述方法的另外的步骤或与所述步骤有关的另外的细节也可以按照图1-5和8-10的公开的内容而被实施。
现在转到图8，图上显示根据实施例的、用于编程具有可编程资源的器件的系统的框图。具体地，计算机802被耦接以接收来自存储器806的电路设计804，以及生成存储在非易失性存储器808中的配置比特流。正如下面更详细地描述的，所述电路设计可以是高层设计，诸如以硬件描述语言(hdl)定义的电路设计。另外，计算机可被配置成运行软件，生成被存储在非易失性存储器808中和被提供到集成电路810的配置比特流，所述集成电路可以是可编程的集成电路，例如下文参照图9描述的集成电路。正如下面更详细地描述的，配置比特流的比特被用来配置集成电路的可编程资源。
现在转到图9，图上显示具有包括图1-7中电路的可编程资源的器件的框图。虽然具有可编程资源的器件可以在任何类型的集成电路器件中，例如在具有可编程资源的专用集成电路(asic)中被实施，但其它器件包括专用可编程逻辑器件(pld)。一种类型的pld是复杂可编程逻辑器件(cpld)。cpld包括通过互连开关矩阵被连接到一起并被连接到输入/输出(i/o)资源的、两个或更多个“功能块”。cpld的每个功能块包括类似于在可编程逻辑阵列(pla)或可编程阵列逻辑(pal)器件中使用的、二级的与/或结构。另一种类型的pld是现场可编程门阵列(fpga)。在典型的fpga中，可配置逻辑块(clb)的阵列被耦接到可编程输入/输出块(iob)。clb和iob通过可编程路由资源的架构被互连。这些clb、iob和可编程路由资源通过把配置比特流典型地从芯片外存储器加载到fpga的配置存储单元而被定制。对于这两种类型的可编程逻辑器件，器件的功能由为了此目的而被提供到的该器件的配置比特流中的配置数据比特控制。所述配置数据比特可被存储在易失性存储器(例如，fpga和某些cpld中的静态存储单元)、非易失性存储器(例如，在某些cpld中的闪存)或任何其它类型的存储单元。
图9的器件包括fpga架构900，其具有大量不同的可编程片，包括多千兆位收发机(mgt)901、clb902、随机存取存储器块(bram)903、输入/输出块(iob)904、配置和时钟逻辑(config/clock)905、数字信号处理块(dsp)906、专用输入/输出块(i/o)907(例如，配置端口和时钟端口)和其它可编程逻辑908，例如数字时钟管理器、模数转换器、系统监视逻辑等。某些fpga还包括专用处理器块(proc)910，例如，可被用来实施软件应用。
在某些fpga中，每个可编程片包括可编程的互连元件(int)911，其具有去到和来自每个相邻片中对应的互连元件的标准化连接。因此，可编程的互连元件合在一起实施了用于所示的fpga的可编程互连结构。所述可编程的互连元件(int)911还包括去到和来自同一个片内可编程逻辑元件的连接，正如由在图9的顶部所包括的例子显示的。
例如，clb902可包括可配置逻辑元件(cle)912，它可被编程来实施用户逻辑加上单个可编程互连元件911。bram903，除了一个或多个可编程互连元件外，还可包括bram逻辑元件(brl)913。bram包括与配置逻辑块的分布的ram分离的专用存储器。通常，在片中包括的互连元件的数目取决于片的高度。在图示的实施例中，bram片具有与五个clb相同的高度，但也可以使用其它数目。dsp片906，除了适当数目的可编程互连元件以外，还可包括dsp逻辑元件(dspl)914。iob904，除了可编程互连元件911的一个实例以外，例如还可包括输入/输出逻辑元件(iol)915的两个实例。器件的连接的位置由为了此目的被提供到该器件的配置比特流中的配置数据比特控制。可编程互连，响应于配置比特流中的比特，使得包括互连线的连接能够被用来把各种信号耦接到可编程逻辑中实施的电路，或其它电路，例如bram或处理器。
在显示的实施例中，裸片中心附近的柱状区域被用于配置、时钟和其它控制逻辑。从这个柱延伸的配置/时钟分配区域909被使用来在fpga的宽度上分配时钟和配置信号。一些利用图9所示的架构的fpga包括打乱构成fpga的大部分的常规柱状结构的附加逻辑块。附加逻辑块可以是可编程块和/或专用逻辑。例如，图9中所示的处理器块proc910跨越了若干个clb和bram柱。
应当指出，图9仅仅旨在显示示例性fpga架构。在一个柱中逻辑块的数目、柱的相对宽度、柱的数目和次序、柱中包括的逻辑块的类型、逻辑块的相对尺寸和在图9的顶部包括的互连/逻辑实施例纯粹是示例性的。例如，在实际的fpga中，clb出现的任何地方都典型地包括超过一个相邻的clb的柱，从而有助于对用户逻辑的有效实施。虽然图9的实施例涉及到具有可编程资源的集成电路，但应当看到，下面更详细地阐述的电路和方法可以在任何类型的asic中被实施。
现在转到图10，图中示出了图9中器件的可配置的逻辑元件的框图。具体地，图10以简化的形式示出了图9的配置逻辑块902的可配置逻辑元件。在图10的实施例中，片m1001包括四个查找表(lutm)1001a-1001d，每个表由六个lut数据输入端a1-a6、b1-b6、c1-c6和d1-d6驱动，并且每个表提供两个lut输出信号o5和o6。来自lut1001a-1001d的各o6输出端分别驱动片输出端a-d。lut数据输入信号由fpga互连结构经由输入多路复用器供给，所述输入多路复用器可以由可编程互连元件1011实施，且lut输出信号也被提供到互连结构。片m还包括：驱动输出端amux-dmux的输出选择多路复用器1011a-1011d；驱动存储器元件1002a-1002d的数据输入端的多路复用器1012a-1012d；组合的多路复用器1016、1018和1019；跳跃多路复用器(bouncemultiplexer)电路1022-1023；由反相器1005和多路复用器1006(共同在输入时钟路径上提供了可选的反相时钟)代表的电路；以及具有多路复用器1014a-1014d、1015a-1015d、1021a-1021d和异或门1013a-1013d的进位逻辑。所有的这些元件被耦接在一起，如图10所示。图10中没有示出多路复用器的选择输入，这些选择输入由配置存储单元控制。也就是，被存储在配置存储单元中的配置比特流的配置比特被耦接到多路复用器的选择输入，以选择到这些多路复用器的正确的输入。这些配置存储单元是被熟知的，因此为了简明起见，从图10以及其它附图中省略。
在图示的实施例中，每个存储器元件1002a-1002d可被编程以作为同步或异步触发器或锁存器。在同步与异步功能之间的选择是通过编程同步/异步选择电路1003而对片中所有的四个存储器元件作出的。当存储器元件被编程以使得s/r(置位/复位)输入信号提供置位功能时，rev输入端提供复位功能。当存储器元件被编程以使得s/r输入信号提供复位功能时，rev输入端提供置位功能。存储器元件1002a-1002d由时钟信号ck进行时钟控制，该时钟信号ck可以例如由全局时钟网络或由互连结构提供。这样的可编程存储器元件在fpga设计的技术领域中是被熟知的。每个存储器元件1002a-1002d都将寄存的输出信号aq-dq提供到互连结构。因为每个lut1001a-1001d提供两个输出信号o5和o6，lut可被配置成用作为两个5输入的lut，它们带有五个共享的输入信号(in1-in5)，或用作为一个6输入端lut，它们带有输入信号in1-in6。
在图10的示例中，每个lutm1001a-1001d可以在几种模式的任意模式中起作用。当在查找表模式时，每个lut具有六个数据输入信号in1-in6，这些数据输入信号是由fpga互连结构经由输入多路复用器提供的。基于信号in1-in6的数值从配置存储单元中可编程地选择64个数据值中的一个。当在ram模式时，每个lut用作为单个64比特ram或用作为具有共享寻址的两个32比特ram。ram写数据经由输入端di1(经由用于luts1001a-1001c的复接器1017a-1017c)被提供到64-比特ram，或经由输入端di1和di2被提供到两个32-比特ram。在lutram中的ram写入操作被来自多路复用器1006的时钟信号ck控制和来自多路复用器1007的写入使能信号wen控制，多路复用器1007可以选择地传递时钟使能信号ce或写入使能信号we。在移位寄存器模式中，每个lut用作为两个16比特移位寄存器，或将两个16比特移位寄存器串联地耦接，以形成单个32比特移位寄存器。移位输入信号通过输入端di1和di2中的一个或两个提供。16比特和32比特移位输出信号可以通过lut的输出端而提供，并且32比特移位输出信号也可以更直接地通过lut输出端mc31而提供。lut1001a的32比特移位输出信号mc31还可以通过输出选择多路复用器1511d和cle输出端dmux被提供到一般的互连结构，用于形成移位寄存器链。因此，以上阐述的电路和方法可以在诸如图9和10中的器件或任何其它适当的器件中实施。
以下是一些例子。
描述了用于在集成电路中滤除码间干扰的电路。所述电路可包括：第一级，其被耦接以接收输入信号的数字样本，其中第一级基于数字样本生成第一判决输出；以及第二级，其被耦接以接收输入信号的数字样本；其中第二级包括：预滤波器，其被耦接到延时元件的输出用于接收延时的数字样本；和滤波器，其接收第一判决输出和生成经滤波的判决，所述延时元件将预滤波器的输出与经滤波的判决对准；以及其中第二级基于输入信号的数字样本和检测到的与第一判决输出相关联的码间干扰生成第二判决输出。
在某些这样的电路中，第一级包括前馈均衡器，其被耦接以接收数字样本，其中所述前馈均衡器的输出具有减小的前导码间干扰。
在某些这样的电路中，所述前馈均衡器的输出可被耦接到生成第一判决输出的判决反馈均衡器。
在某些这样的电路中，判决反馈均衡器可包括单抽头判决反馈均衡器。
在某些这样的电路中，第二级的滤波器可包括前馈均衡器，其被耦接以接收第一判决输出，并且由前馈均衡器生成的经滤波的判决可包括检测到的与第一判决输出相关联的码间干扰。
某些这样的电路还可以包括减法器电路，其被耦接以接收预滤波器的输出和前馈均衡器的检测到的码间干扰，其中检测到的码间干扰可以从预滤波器的输出中减去。
某些这样的电路可以包括判决块，其被耦接到减法器电路的输出，其中判决块可以生成第二判决输出。
这里描述的另一个示例性电路总的涉及到滤除集成电路中的码间干扰。所述电路可包括：判决反馈均衡器，其被耦接以接收输入信号的数字样本，其中所述判决反馈均衡器基于数字样本在第一判决块的输出处生成第一判决输出；乘法器，其被耦接到判决反馈均衡器的第一判决块的输出和一个标量值；前馈均衡器，其被耦接以接收第一判决输出并生成检测到的与第一判决输出相关联的码间干扰；预滤波器，其被耦接以接收输入信号的延时的数字样本；第一减法器电路，其被耦接到所述预滤波器的输出和所述前馈均衡器的输出；以及第二判决块，其被耦接到减法器电路的输出，所述第二判决块生成第二判决输出。
在某些这样的电路中，判决反馈均衡器包括单抽头判决反馈均衡器。
某些这样的电路还可以包括第二前馈均衡器，其被耦接以接收所接收的信号的数字样本，其中第二前馈均衡器的输出被耦接到判决反馈均衡器。
某些这样的电路还可以包括乘法器，其被耦接到判决反馈均衡器的第二判决块的输出和一个标量值。
某些这样的电路还可以包括第二减法器电路，其被耦接到第一减法器电路的输出，所述第二减法器电路生成误差信号。
某些这样的电路还可以包括预滤波器自适应电路，其被耦接以接收误差信号和延时的数字样本，其中预滤波器自适应电路把自适应控制信号提供到预滤波器电路。
某些这样的电路还可以包括前馈均衡器自适应电路，其被耦接以接收误差信号和第一判决输出，其中所述前馈均衡器自适应电路把自适应控制信号提供到前馈均衡器。
这里描述的示例性方法大体涉及滤除集成电路中的码间干扰。所述方法可包括：在第一级处，接收输入信号的数字样本；基于所述数字样本生成所述第一级的第一判决输出；生成所述第一判决书除的经滤波的判决；在第二级处，接收所述输入信号的数字样本；将数字样本耦接到延时元件，生成延时的数字样本；将延时的数字样本耦接到第二级的预滤波器，其中所述延时元件将预滤波器的输出与第一判决输出的经滤波的判决对准；以及基于所述输入信号的延时的数字样本和检测到的与所述第一判决输出相关联的码间干扰，生成第二判决输出。
某些这样的方法还可以包括在前馈均衡器处接收数字样本，其中所述前馈均衡器的输出具有减小的前导码间干扰。
某些这样的方法还可以包括将所述前馈均衡器的输出耦接到判决反馈均衡器，所述判决反馈均衡器生成所述第一判决输出。
某些这样的方法还可以包括将所述第一判决输出耦接到第二前馈均衡器，其中所述第二前馈均衡器的输出可包括检测到的与第一判决输出相关联的码间干扰。
某些这样的电路还可以包括将所述预滤波器的输出和所述检测到的与第一判决输出相关联的码间干扰耦接到减法器电路，其中所述检测到的码间干扰可以从预滤波器的输出中减去。
某些这样的方法还可以包括将所述减法器电路的输出耦接到判决块，其中所述判决块可以生成第二判决输出。
因此，可以看到，已经描述了用于滤除集成电路中的码间干扰的新的电路和方法。本领域技术人员应当了解，存在引用本公开的发明的许多替换方式和等同方式。结果，本发明不是由上述的实施例限定，而仅仅是由所附的权利要求书限定。
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