固态摄像器件、用于固态摄像器件的控制方法及电子设备与流程

本发明涉及固态摄像器件、用于固态摄像器件的控制方法和电子设备，且尤其涉及旨在能够在实现宽动态范围的同时抑制pls的影响的固态摄像器件、用于固态摄像器件的控制方法和电子设备。

背景技术：

在像素中设置有用于累积从光电二极管中溢出的电荷的横向溢出累积电容器(lofic：lateraloverflowintegrationcapacitor)，且由此提出了能够实现宽动态范围的摄像元件(例如，参见专利文献1至3)。

在专利文献1公开的摄像元件中，例如，在像素中设置有用于累积溢出电荷的累积电容器(在下文中将其称为lofic单元)和用于全局快门的电荷耦合器件(ccd：chargecoupleddevice)单元。该摄像元件是前表面照射型摄像元件，并因此lofic单元和ccd单元被屏蔽。

引用文献列表

专利文献

专利文献1：jp2011-199816a

专利文献2：jp2009-165186a

专利文献3：wo2005/083790

技术实现要素：

技术问题

在专利文献1公开的摄像元件中，将曝光时间控制成在所有像素中相同，但以线顺序执行像素信号的读取；因此，寄生光强度(pls：parasiticlightsensitivity；由光遮蔽泄露产生的不必要信号的比例)随着读出行而变得不同。使pls最大化的像素是最后的读出行的像素。

如果将专利文献1公开的前表面照射型摄像元件改变成后表面照射型摄像元件以改善pls，则在后表面侧需要屏蔽结构，且难以实现这种结构。

本发明是鉴于上述情形而提出的，且旨在能够在实现宽动态范围的同时抑制pls的影响。

技术方案

根据本发明的第一方面，提供了一种固态摄像器件，在所述固态摄像器件中，排列有多个像素的像素阵列单元中的一部分像素为第一单位像素，所述第一单位像素至少具有一个光电转换元件以及溢出累积电容器，并且在所述像素阵列单元中针对一个或多个所述第一单位像素设置有一个ad转换器。

在本发明的第一方面中，排列有多个像素的像素阵列单元中的一部分像素为第一单位像素，第一单位像素至少具有一个光电转换元件以及溢出累积电容器，且在像素阵列单元中针对一个或多个第一单位像素设置有一个ad转换器。

根据本发明的第二方面，提供了一种用于控制固态摄像器件的方法，在所述固态摄像器件中，排列有多个像素的像素阵列单元中的一部分像素为单位像素，所述单位像素至少具有一个光电转换元件以及溢出累积电容器，并且在所述像素阵列单元中针对一个或多个所述单位像素设置有一个ad转换器，所述方法包括：在所述像素阵列单元中，使所述固态摄像器件将所述单位像素的像素信号转换成数字值并输出所述数字值

在本发明的第二方面中，排列有多个像素的像素阵列单元中的一部分像素为第一单位像素，第一单位像素至少具有一个光电转换元件以及溢出累积电容器，且在像素阵列单元中针对一个或多个第一单位像素设置有一个ad转换器。于是，在像素阵列单元中，单位像素的像素信号被转换成数字值并被输出。

根据本发明的第三方面，提供了一种包括固态摄像器件的电子设备，在所述固态摄像器件中，排列有多个像素的像素阵列单元中的一部分像素为单位像素，所述单位像素至少具有一个光电转换元件以及溢出累积电容器，并且在所述像素阵列单元中针对一个或多个所述单位像素设置有一个ad转换器。

在本发明的第三方面中，排列有多个像素的像素阵列单元中的一部分像素为第一单位像素，第一单位像素至少具有一个光电转换元件以及溢出累积电容器，且在像素阵列单元中针对一个或多个第一单位像素设置有一个ad转换器。

固态摄像器件和电子设备可以是独立的器件或组合到其它器件中的模块。

技术效果

根据本发明的第一至第三方面，能够在实现宽动态范围的同时抑制pls的影响。

另外，这里披露的有益效果不必局限于此，且可以是本申请中披露的任何有益效果。

附图说明

图1是示出根据本发明的固态摄像器件的示意构造的图。

图2是示出像素阵列单元和格雷码(graycode)生成和解码电路的详细构造的图。

图3是示出adc的详细构造的图。

图4是示出比较电路的详细构造的图。

图5是示出在比较电路的操作期间每个信号的转变(transition)的图。

图6是示出锁存单元和中继器列(repeatercolumn)的详细构造的电路图。

图7是示出移位寄存器中的d-f/f的构造示例的图。

图8是示出双向缓冲器电路的构造示例的图。

图9是示出像素电路、adc和中继器列的布置构造的的图。

图10是示出整个像素阵列单元中的adc和中继器列的布置构造的图。

图11是示出像素阵列单元的下部的一个块bl的布置构造的图。

图12是一个簇cl的更详细构造的图。

图13是示出第一构造示例的像素电路的图。

图14是示出具有第一构造示例的像素电路的像素的操作的图。

图15是示出在低光强度的情况下像素电路的操作的电位图。

图16是示出在高光强度的情况下像素电路的操作的电位图。

图17是示出第二构造示例的像素电路的图。

图18是示出具有第二构造示例的像素电路的像素的操作的图。

图19是示出第三构造示例的像素电路的图。

图20是示出具有第三构造示例的像素电路的像素的操作的图。

图21是示出第四构造示例的像素电路的图。

图22是示出具有第四构造示例的像素电路的像素的操作的图。

图23是示出第五构造示例的像素电路的图。

图24是示出具有第五构造示例的像素电路的像素的操作的图。

图25是示出第六构造示例的像素电路的图。

图26是示出具有第六构造示例的像素电路的像素的操作的图。

图27是示出fd共用的第一构造示例的图。

图28是示出使用fd共用的第一构造示例的多个像素的操作的图。

图29是示出fd共用的第二构造示例的图。

图30是示出使用fd共用的第二构造示例的多个像素的操作的图。

图31是示出fd共用的第三构造示例的图。

图32是示出使用fd共用的第三构造示例的多个像素的操作的图。

图33是示出高光强度像素电路和低光强度像素电路的构造示例的图。

图34是示出高光强度像素电路和低光强度像素电路的构造示例中的操作的图。

图35是在固态摄像器件由两个半导体基板构成的情况下的示意截面图。

图36是在固态摄像器件由两个半导体基板构成的情况下的电路布置图。

图37是在固态摄像器件由三个半导体基板构成的情况下的示意截面图。

图38是示出cds处理和dds处理的图。

图39是示出cds处理和dds处理的图。

图40是示出像素的其它构造示例示图。

图41是示出像素包括u/d计数器的构造示例的图。

图42是示出在像素包括u/d计数器的情况下的操作的图。

图43是示出信号合成过程的图。

图44是示出信号合成过程的图。

图45是示出信号判定过程的图。

图46是示出图1的固态摄像器件的有益效果的图。

图47是示出像素的其它驱动方法的图。

图48是示出作为根据本发明的电子设备的摄像器件的构造示例的框图。

图49是示出图1的固态摄像器件的用途示例的图。

具体实施方式

在下文中将说明用于实施本发明的方式(在下文中将其称为实施例)。另外，以下面的顺序给出说明。

1.固态摄像器件的整体示意构造示例

2.像素的详细构造示例

3.比较电路的构造示例

4.锁存单元和中继器的详细构造示例

5.像素电路和adc的布置示例

6.像素电路的构造示例

7.fd共用的电路构造示例

8.多个基板的构造

9.cds/dds的算术运算构造示例

10.像素的其它构造示例

11.信号合成过程

12.信号判定过程

13.有益效果的说明

14.像素的其它驱动方法

15.电子设备的应用示例

<固态摄像器件的整体示意构造示例>

图1示出根据本发明的固态摄像器件的示意构造。

图1的固态摄像器件1包括整体控制电路11、像素阵列单元12、垂直控制电路13和斜坡产生器14。此外，固态摄像器件1还包括格雷码(graycode)产生和解码电路15、信号处理电路/水平控制电路16以及i/o电路17，其中，格雷码产生和解码电路15、信号处理电路/水平控制电路16以及i/o电路17位于像素阵列单元12的上侧和下侧。具体地，在像素阵列单元12的上侧布置有格雷码产生和解码电路15u、信号处理电路/水平控制电路16u以及i/o电路17u，且在像素阵列单元12的下侧布置有格雷码产生和解码电路15l、信号处理电路/水平控制电路16l以及i/o电路17l。

整体控制电路11由产生各种时序信号的时序产生器等构成，并将产生的时序信号提供到每个单元等，以控制固态摄像器件1的整体操作。

像素阵列单元12具有以矩阵形式布置有像素21的区域。像素阵列单元12中的每个像素21根据接收的光量产生模拟像素信号sig，并在像素阵列单元12中将这些信号转换(ad转换)成数字信号，并然后将这些信号输出到格雷码产生和解码电路15。

垂直控制电路13输出用于控制像素阵列单元12内的每个像素21的曝光的控制信号。另外，垂直控制电路13执行控制，以按照预定的次序将在像素阵列单元12中产生的每个像素21的数字像素信号sig输出到像素阵列单元12外部的格雷码产生和解码电路15。

斜坡产生器14产生并输出参考信号(参考电压信号)ref，参考信号ref是具有随着时间的流逝而单调地减小或增加的电压电平的斜坡信号，且参考信号ref是在对像素中产生的模拟像素信号sig进行ad转换时需要的信号。

格雷码产生和解码电路15产生并输出用于产生ad转换数据的格雷码，并同时将被输入的格雷码转换成二进制数据。

信号处理电路/水平控制电路16在必要时执行诸如相关双采样(cds：correlateddoublesampling)处理、用于校正黑电平的黑电平校正处理、颜色处理等预定信号处理，并接着将数字数据输出到i/o电路17。信号处理电路/水平控制电路16具有诸如dram(动态随机存储器)或sram(静态随机存储器)等临时地存储用于预定信号处理或水平传输控制的数据的存储器，例如，图38的ram401。

i/o电路17将从信号处理电路/水平控制电路16提供的预定信号处理之后的像素信号输出到器件的外部。此外，i/o电路17接收从外部器件提供的控制信号或接收电源的输入等，并将其提供到器件的内部。

图2示出图1所示的像素阵列单元12和格雷码产生和解码电路15的详细构造。

在格雷码产生和解码电路15中，格雷码产生器31和格雷码解码器32在水平方向(图2的横向方向)上交替地布置。格雷码产生器31和格雷码解码器32以对应于块bl的方式布置，其中，块bl是通过在水平方向上划分像素阵列单元12而形成的。

位于像素阵列单元12的下侧的格雷码产生和解码电路15l从左端部按照对应于格雷码产生器31和格雷码解码器32的次序交替地布置；相反，位于像素阵列单元12的上侧的格雷码产生和解码电路15u从左端部按照对应于格雷码解码器32和格雷码产生器31的次序交替地布置。

换句话说，格雷码产生和解码电路15l的格雷码产生器31和格雷码解码器32与格雷码产生和解码电路15u的格雷码解码器32和格雷码产生器31交替地布置成不与像素阵列单元12的相应块bl重叠。

格雷码产生器31产生用于产生ad转换数据的格雷码，并将这些格雷码输出到像素阵列单元12的中继器列43。格雷码解码器32将从中继器列43输入的格雷码(后面所述的格雷码锁存值)转换成二进制数据。在本实施例中，假定格雷码产生器31产生n位格雷码(n>0)。在使用n位格雷码的情况下(n>0)，由于后面所述的cds处理，固态摄像器件1输出的像素信号的位数为n-1位。

在像素阵列单元12中布置有多个像素电路41、多个adc(ad转换器)42和多个中继器列43。像素阵列单元12中的每个像素21由像素电路41和adc42构成。中继器列43以在水平方向上划分出的块bl为单位设置。

像素电路41基于接收的光量将作为模拟像素信号sig的电荷信号输出到adc42。adc42将从像素电路41提供的模拟像素信号sig转换成数字信号。adc42锁存并存储经由中继器列43从格雷码产生器31提供的格雷码之中的与像素21(像素电路41)中的接收光量相对应的值。所锁存并存储的格雷码的值对应于像素信号sig的数字值。

中继器列43在垂直方向上传输从格雷码产生器31输出的格雷码，并将格雷码提供到块bl内的每个adc42。另外，中继器列43在垂直方向上传输所锁存并存储的从块bl内的每个adc42输出的格雷码的值(在下文中称为格雷码锁存值)，并将格雷码锁存值提供到格雷码解码器32。

格雷码解码器32产生用于中继器列43的格雷码和格雷码锁存值的传输的时钟信号clk，并将时钟信号clk输出到中继器列43。在中继器列43中，在从格雷码解码器32至格雷码产生器31的方向上传输时钟信号clk；相反，在从格雷码产生器31至格雷码解码器32的方向上传输格雷码和格雷码锁存值。

如上所述，格雷码产生器31和格雷码解码器32在水平方向上交替地布置成对应于像素阵列单元12内的块bl；因此，在像素阵列单元12内的块bl的中继器列43在图2的由上而下的方向上垂直地传输格雷码和格雷码锁存值的情况下，与该块bl相邻的块bl的中继器列43在由下而上的方向上垂直地传输格雷码和格雷码锁存值。

以相同的方式，在像素阵列单元12内的块bl的中继器列43在由下而上的方向上垂直地传输从格雷码解码器32输出的时钟信号clk的情况下，与该块bl相邻的块bl的中继器列43在由上而下的方向上垂直地传输从格雷码解码器32输出的时钟信号clk。

为方便说明，图2所示的像素电路41和adc42并排布置；事实上，如下文参照图9所说明，像素电路41重叠地布置在adc42和中继器列43上。

<2.像素的详细构造示例>

将参照图3说明作为像素21的一部分的adc42的详细构造。

adc42由比较电路51和锁存单元52构成。

比较电路51比较从斜坡产生器14提供的参考信号ref和从像素电路41提供的像素信号sig，并输出输出信号vco以作为代表比较结果的比较结果信号。当参考信号ref和像素信号sig具有相同的电压时，比较电路51反转输出信号vco。

比较电路51由差分输入电路61、电压转换电路62和正反馈电路(pfb)63构成；此外，下面将参考图4来说明细节。

锁存单元52由锁存控制电路71和锁存值存储单元72构成，其中，锁存控制电路71用于控制格雷码的写入操作和读取操作，且锁存值存储单元72用于存储与像素21(像素电路41)的接收光量相对应的格雷码的值，即格雷码锁存值。

除从比较电路51输入的输出信号vco之外，用于在像素信号的读取操作期间控制像素21的读取时序的word信号被从垂直控制电路13提供到锁存单元52。此外，由格雷码产生器31产生的格雷码也经由中继器列43被提供到锁存单元52。

当在格雷码的写入操作中输入来自比较电路51的hi(高电平)输出信号vco时，锁存控制电路71将从中继器列43提供的以每单位时间更新的格雷码存储在锁存值存储单元72中。接着，当参考信号ref和像素信号sig具有相同电压，且从比较电路51提供的输出信号vco反转成lo(低电平)时，锁存控制电路71停止向锁存值存储单元72写入(更新)所提供的格雷码，并最后将锁存值存储单元72中存储的格雷码保存为格雷码锁存值。

参考信号ref的扫描结束，且在像素阵列单元12中的所有像素21的锁存值存储单元72中存储有格雷码锁存值，然后，像素21的操作从写入操作变成读取操作。

在格雷码锁存值的读取操作中，当像素21达到自身的读取时序时，锁存控制电路71基于用于控制读取时序的word信号将锁存值存储单元72中存储的格雷码锁存值(数字像素信号sig)输出到中继器列43。中继器列43在垂直方向(列方向)上顺序地传输所提供的格雷码锁存值，并将格雷码锁存值提供到格雷码解码器32。

<3.比较电路的构造示例>

图4是示出用于构成比较电路51的差分输入电路61、电压转换电路62和正反馈电路63的详细构造的电路图。

差分输入电路61比较从像素电路41输出的像素信号sig和从斜坡产生器14输出的参考信号ref，且在像素信号sig高于参考信号ref时输出预定信号(电流)。

差分输入电路61由形成差分对的晶体管81和82、构成电流镜像的晶体管83和84、作为用于根据输入的偏置电流vb提供电流ib的恒定电流源的晶体管85以及输出差分输入电路61的输出信号hvo的晶体管86构成。

晶体管81、82和85由nmos(负沟道mos)晶体管构成，且晶体管83、84和86由pmos(正沟道mos)晶体管构成。

在作为差分对的晶体管81和82中，从斜坡产生器14输出的参考信号ref被输入到晶体管81的栅极，且从像素电路41输出的像素信号sig被输入到晶体管82的栅极。晶体管81和82的源极连接到晶体管85的漏极，且晶体管85的源极连接到预定电压vss(vss<vdd2<vdd1)。

晶体管81的漏极连接到用于构成电流镜像电路的晶体管83和84的栅极以及晶体管83的漏极，且晶体管82的漏极连接到晶体管84的漏极以及晶体管86的栅极。晶体管83、84和86的源极连接到第一电源电压vdd1。

电压转换电路62由例如nmos晶体管91构成。晶体管91的漏极连接到差分输入电路61中的晶体管86的漏极，晶体管91的源极连接到正反馈电路63中的预定连接点，且晶体管91的栅极连接到偏置电压vbias。

用于构成差分输入电路61的晶体管81至86形成在高达第一电源电压vdd1的高电压处操作的电路，且正反馈电路63是在低于第一电源电压vdd1的第二电源电压vdd2处操作的电路。电压转换电路62将从差分输入电路61输入的输出信号hvo转换成允许正反馈电路63能够操作的低电压的信号(转换信号)lvi，并将信号lvi提供到正反馈电路63。

偏置电压vbias是不会使正反馈电路63的在恒定电压处操作的晶体管101至105损坏的电压。例如，偏置电压vbias可被设定成与正反馈电路63的第二电源电压vdd2相同的电压(vbias＝vdd2)。

基于通过将来自差分输入电路61的输出信号hvo转换成对应于第二电源电压vdd2的信号而获得的转换信号lvi，正反馈电路63输出在像素信号sig高于参考信号ref时反转的比较结果信号。此外，正反馈电路63增加了在作为比较结果信号被输出的输出信号vco反转时的转变速度。

正反馈电路63由五个晶体管101至107构成。这里，晶体管101、102、104和106由pmos晶体管构成，且晶体管103、105和107由nmos晶体管构成。

作为电压转换电路62的输出端，晶体管91的源极连接到晶体管102和103的漏极以及晶体管104和105的栅极。晶体管101和106的源极连接到第二电源电压vdd2，且晶体管106的漏极连接到晶体管104的源极。晶体管101的漏极连接到晶体管102的源极，且晶体管102的栅极连接到晶体管104、105和107的也作为正反馈电路63的输出端的漏极。晶体管103、105和107的源极连接到预定电压vss。初始化信号ini被提供到晶体管101和103的栅极。

晶体管107的漏极连接到比较电路51的输出端，且晶体管107的源极连接到预定电压vss。

晶体管104至107构成两个输入的nor电路，且晶体管104、105和107的漏极之间的连接点充当允许比较电路51输出输出信号vco的输出端。此外，不同于第一输入转换信号lvi的第二输入控制信号term被提供到晶体管106和107的栅极。

将参照图5来说明以上述方式构造的比较电路51的操作。图5示出比较电路51的操作期间的每个信号的转变。在图5中，“g86”代表晶体管86的栅极电位。

首先，参考信号ref被设定成比所有像素21的像素信号sig的电压高的电压，且同时初始化信号ini被设定成hi，比较电路51被初始化。

更具体地，将参考信号ref施加到晶体管81的栅极，且将像素信号sig施加到晶体管82的栅极。当参考信号ref的电压高于像素信号sig的电压时，由作为电流源的晶体管85输出的电流的大部分经由晶体管81流入到以二极管形式连接的晶体管83中。与晶体管83具有公共栅极的晶体管84的沟道电阻充分地降低，晶体管86的栅极大体上保持为第一电源电压vdd1的电平，且晶体管86关断。因而，即使电压转换电路62的晶体管91导通，充当放电电路的正反馈电路63仍没有充电有任何转换信号lvi。另一方面，由于hi信号作为初始化信号ini被提供，所以晶体管103导通，且正反馈电路63将转换信号lvi放电。此外，由于晶体管101关断，所以正反馈电路63没有经由晶体管102充电有任何转换信号lvi。于是，转换信号lvi被放电成直到预定电压vss的电平，正反馈电路63通过构成反相器的晶体管104和105输出hi输出信号vco，且比较电路51被初始化。

在初始化之后，初始化信号ini被设定成lo，且开始参考信号ref的扫描。

在参考信号ref的电压高于像素信号sig的电压的时段期间，晶体管86关闭且因此关断，因为输出信号vco变成hi信号，晶体管102也关闭且关断。初始化信号ini为lo，且因此晶体管103也关断。转换信号lvi在保持高阻抗状态的同时保持预定电压vss，并且hi输出信号vco被输出。

当参考信号ref变得低于像素信号sig时，作为电流源的晶体管85的输出电流没有流向晶体管81，晶体管83和84之间的栅极电位升高，且晶体管84的沟道电阻变高。经由晶体管82在此处流动的电流引起电压降，从而降低晶体管86的栅极电位，且晶体管91导通。从晶体管86输出的输出信号hvo被电压转换电路62的晶体管91转换成转换信号lvi，且被提供到正反馈电路63。作为充电电路的正反馈电路63充电有转换信号lvi，且使电位从低电压vss的电位更接近于第二电源电压vdd2。

接着，当转换信号lvi的电压超过由晶体管104和105构成的反相器的阈值电压时，输出信号vco变成lo，且晶体管102导通。由于lo初始化信号ini被施加，所以晶体管101也导通；此外，正反馈电路63经由晶体管101和102快速地充电有转换信号lvi，且立即升高电位直到第二电源电压vdd2。

在电压转换电路62的晶体管91中，由于偏置电压bvias被施加到栅极，所以当转换信号lvi的电压达到通过使偏置电压vbias降低晶体管阈值而获得的电压值时，晶体管91关断。即使晶体管86保持导通，没有进一步被充电有转换信号lvi，且电压转换电路62用作电压钳制电路。

由晶体管102的导通实现的转换信号lvi的充电最初起始于转换信号lvi升高至反相器阈值这一事实，且该充电是用于加速其运动的正反馈操作。在作为差分输入电路61的电流源的晶体管85中，在固态摄像器件1中同时并行地操作的电路的数量是巨大的，且因此每个电路的电流被设定成十分微弱的电流。此外，在切换格雷码的单位时间内变化的电压是ad转换的lsb步阶，且因此参考信号ref被极缓慢地扫描。因而，晶体管86的栅极电位的变化也是缓慢的，且被由此驱动的晶体管86的输出电流也是缓慢的。然而，对通过来自后续级的输出电流充电的转换信号lvi执行正反馈，使得输出信号vco能够充分快地转变。优选地，输出信号vco的转变时间是格雷码的单位时间的函数，且作为典型示例，等于或小于1ns。在本发明的比较电路51中，例如，向作为电流源的晶体管85设置0.1μa的微弱电流，且由此能够获得该输出转变时间。

此外，在比较电路51中，当第二输入控制信号term被设定成hi时，输出信号vco能够以与差分输入电路61的状态无关的方式被设定成lo。

例如，当由于高于预期值的高照度(例如，在固态摄像器件1的视场角中拍摄的太阳图像)，像素信号sig的电压变成低于参考信号ref的最终电压时，在比较电路51的输出信号vco保持hi的同时，比较时段结束；因此，由输出信号vco控制的锁存单元52不能够固定值，且ad转换功能丢失。出于防止这种状态出现的目的，在参考信号ref的扫描结束时输入hi脉冲的控制信号term，以由此强制地使还未反转的输出信号vco反转至lo。由于锁存单元52锁存并存储强制反转之前的格雷码，所以在采用图4的构造的情况下，adc42用作针对固定水平以上的亮度输入钳制输出值的ad转换器。

偏置电压vbias被控制成lo电平，晶体管91关断，且初始化信号ini被设定成hi；于是，输出信号vco变成hi，而与差分输入电路61的状态无关。因此，通过组合有该输出信号vco的强制性hi输出和上述控制信号term的强制性lo输出，能够将输出信号vco设定成任意值，而与差分输入电路61、作为前一级的像素电路41和斜坡产生器14的状态无关。通过这个功能，例如，仅通过以不取决于至固态摄像器件1的光学输入的方式输入的电信号就能够测试像素21的后续级的电路。

<4.锁存单元和中继器的详细构造示例>

图6是示出锁存单元52和中继器列43的详细构造的电路图。

锁存控制电路71由串联连接的两个反相器121和122以及串联连接的nor电路123和反相器124构成。

锁存值存储单元72由对应于n位格雷码的n个位存储单元141-1至141-n构成。输出信号vco和word信号被从锁存控制电路71提供到这n个位存储单元141-1至141-n。

每个位存储单元141-1至141-n由传输栅161和锁存电路162构成。

位存储单元141-n(1≤n≤n)的传输栅161由作为nmos晶体管和pmos晶体管的两个晶体管181和182构成。

位存储单元141-n的锁存电路162由包括晶体管201至206的静态型(statictype)锁存电路构成。晶体管201、202和205由pmos晶体管构成，且晶体管203、204和206由nmos晶体管构成。

作为比较电路51的输出的输出信号vco被输入到反相器121和nor电路123，且word信号被提供到nor电路123的另一输入端。反相器121的输出被提供到反相器122以及锁存电路162中的晶体管203的栅极，且反相器122的输出被提供到锁存电路162中的晶体管202的栅极。此外，nor电路123的输出被提供到反相器124以及传输栅161中的晶体管182的栅极，且反相器124的输出被提供到传输栅161中的晶体管181的栅极。

在格雷码的写入操作中，word信号在所有像素中变成lo，且传输栅161在输出信号vco为hi时导通，且传输栅161在输出信号vco为lo时关断。当输出信号vco为hi时，锁存电路162的反馈(针对输入q的输出xq)关断，且当输出信号vco为lo时，反馈导通。相应地，当输出信号vco为hi时，锁存电路162处于第n位格雷码的写入状态(透明)，且当输出信号vco为lo时，锁存电路162处于写入的格雷码的保持状态(锁存状态)。

在格雷码的读取操作中，word信号仅被提供到作为读取目标的像素21的锁存控制电路71。由于输出信号vco为lo，所以传输栅161仅在hiword信号被输入时导通，且被保持在锁存单元212中的格雷码(即，格雷码锁存值)被输出到中继器列43。

中继器列43具有对应于n位格雷码的n个移位寄存器221-1至221-n。n个移位寄存器221-1至221-n中的每个移位寄存器包括多个d-f/f(d型触发器)231。

此外，在中继器列43中设置有多个用于发送从格雷码解码器32输出的时钟信号clk的中继器电路232。更具体地，多个中继器电路232a串联地布置在像素阵列单元12的列方向上，且时钟信号clk经由与预定的中继器电路232a的后续级连接的中继器电路232b被提供到n个移位寄存器221-1至221-n中的每个移位寄存器的每个d-f/f231。中继器电路232b连接到一个或多个d-f/f231。在图6所示的示例中，中继器电路232b连接到两个d-f/f231。另外，中继器电路232的电源以及gnd的布线布置成与其它电路分离。

在列方向上串联地布置的多个中继器电路232a的时钟信号clk的传送方向是与格雷码的传送方向相反的方向。在图6的示例中，格雷码的传送方向是由上而下的方向，且因此时钟信号clk的传送方向是由下而上的方向。通过该处理，由于中继器电路232a布置成更靠近图6的上侧(靠近格雷码产生器32的一侧)，所以时钟信号clk的延迟变大，且在移位寄存器221的每个d-f/f中，在由其自身保持的格雷码锁存值被输出之后，下一格雷码锁存值被输入。换句话说，能够明确地确保格雷码锁存值的数据传输中的保持时间的裕度。

此外，中继器列43在一个锁存单元51与一个d-f/f231之间包括对应于n位格雷码的n个双向缓冲器电路222-1至222-n。换句话说，以与n个移位寄存器221-1至221-n一一对应的方式设置了n个双向缓冲器电路222-1至222-n。

另外，在中继器列43中，设置了具有与d-f/f231的数量相对应的数量的n个双向缓冲器电路222-1至222-n；然而，在图6中，仅示出它们之中的一者。

双向缓冲器电路222-n(1≤n≤n)具有缓冲器电路241和反相器电路242。

在格雷码的写入操作中为hi的写入控制信号wr被提供到缓冲器电路241，且在格雷码的读取操作中为hi的读取控制信号rd被提供到反相器电路242。基于写入控制信号wr和读取控制信号rd，双向缓冲器电路222-n为位存储单元141-n切换格雷码的写入操作和读取操作。

在执行参考信号ref的扫描的ad转换时段期间，中继器列43的n个移位寄存器221基于将格雷码的单位时间用作时钟周期的移位时钟来传输从格雷码产生器31提供的格雷码。

在格雷码的写入操作中，hi写入控制信号wr和lo读取控制信号rd被提供到双向缓冲器电路222，且双向缓冲器电路222经由传输栅161将从移位寄存器221的预定d-f/f231提供的格雷码提供到位存储单元141。位存储单元141存储所提供的格雷码。

另一方面，在格雷码的读取操作中，位存储单元141中存储的格雷码锁存值经由双向缓冲器电路222被提供到中继器列43的移位寄存器221中的预定d-f/f231。移位寄存器221顺序地将被提供到每个级中的d-f/f231的格雷码锁存值传输到i/o电路17，并输出格雷码锁存值。

更具体地，对于移位寄存器221的每个d-f/f231，采用如下配置：在hi和lo的任一者的情况下，被提供到时钟输入端的时钟信号clk能够处于高阻抗状态(在下文中称为hi-z状态)。例如，在图7中的d-f/f231的后述构造中，当时钟信号clk为lo时，d-f/f231处于hi-z状态。

在移位寄存器221的d-f/f231处于hi-z状态的时段期间，hi读取控制信号rd被提供到双向缓冲器电路222；此时，word信号变为hi，且位存储单元141中存储的格雷码锁存值经由双向缓冲器电路222被提供到中继器列43的移位寄存器221中的预定d-f/f231。

在读取控制信号rd返回到lo之后，移位时钟被提供到移位寄存器221中的每个d-f/f231，且移位寄存器221顺序地将被提供到每个级的d-f/f231的格雷码锁存值传输并输出到格雷码解码器32，并输出格雷码锁存值。

<d-f/f的构造示例>

图7示出移位寄存器221中的d-f/f231的构造示例。

图7的上部中的d-f/f231示出lo时钟信号clk被提供时的hi-z状态。图7的下部中的d-f/f231示出在hi时钟信号clk被提供时输出先前的数据d'的状态。

在图7中，诸如在每个晶体管或信号线的附近的括号中描述的“on”和“off”等字符示出在lo或hi时钟信号被输入到时钟输入端时每个晶体管或信号线的电位状态。

<双向缓冲器电路的构造示例>

图8示出双向缓冲器电路222的构造示例。

图8所示的双向缓冲器电路222由缓冲器电路241和反相器电路242构成。

缓冲器电路241由反相器261、nand电路262、nor电路263、pmos晶体管264和nmos晶体管265构成。

在缓冲器电路241中，当写入控制信号wr为hi时，通过反转从中继器列43的d-f/f231提供的格雷码来一起获得nand电路262和nor电路263的输出。由于通过进一步反转格雷码来获得缓冲器电路241的输出，所以该输出的值与从d-f/f231提供的格雷码的值相同。当写入控制信号wr为lo时，nand电路262的输出为hi，nor电路263的输出为lo，且缓冲器电路241的输出处于hi-z状态。

另一方面，反相器电路242由时钟控制反相器(clocked-inverter)构成，该时钟控制反相器包括两个pmos晶体管271和272、两个nmos晶体管273和274以及反相器275。

在反相器电路242中，当读取控制信号rd为hi时，时钟控制反相器变为有效，且反相器电路242反转并输出从位存储单元141提供的格雷码锁存值。当读取控制信号rd为lo时，时钟控制反相器变为无活性(无效)，且反相器电路242的输出处于hi-z状态。

在图8的双向缓冲器电路222的构造中，如上所述，当从中继器列43中的d-f/f231提供的格雷码被写入在位存储单元141中时，格雷码的值与从d-f/f231提供的格雷码的值相同，且因此极性未被反转；此外，当位存储单元141中存储的格雷码锁存值被读出时，极性被反转。因而，读出的格雷码(格雷码锁存值)是所提供的格雷码的反转数据。

为了解决上述问题，通过在反相器电路242的前一级中设置反相器，d-f/f231可以被构造成使得从位存储单元141读出的格雷码锁存值被输出为具有与所提供的格雷码相同的极性。

<5.像素电路和adc的布置示例>

图9示出像素阵列单元12中的像素电路41、adc42和中继器列43的布置构造。

在像素阵列单元12中，像素电路41、adc42和中继器列43没有如图2所示地在平面方向上并排布置，而是如图9所示，采用了堆叠结构(双层结构)，其中，像素电路41布置在堆叠结构的上层中，且adc42和中继器列43布置在堆叠结构的下层中。

采用了如下构造：上层中的像素电路41例如布置成方形形状和矩阵形式，且对于下层中的adc42和中继器列43，中继器列43布置在水平方向上的中心部分中，且adc42布置在中继器列43的两侧。

更具体地，如图9所示，在使用水平方向上的四个像素作为一个单位的情况下，采用了如下构造：在上层中，四个像素的像素电路41一致地布置成方形形状，且在下层中，中继器列43布置在水平方向上的中心部分中，且每两个像素的adc42布置在中继器列43的两侧。当将上层中的四个像素的像素电路41从图9的左侧开始区分为像素电路41a至41d时，在下层中，对应于像素电路41a和41b的adc42a和42b在垂直方向上并排地布置在中继器列43的左侧，且对应于像素电路41c和41d的adc42c和42d在垂直方向上并排地布置在中继器列43的右侧。在每个adc42a至42d中，锁存单元52a至52d布置在靠近中继器列43的一侧，且比较电路51a至51d布置在远离中继器列43的一侧。

图10是示出整个像素阵列12中的adc42和中继器列43的布置构造的图。

在像素阵列单元12的下层中，在水平方向上重复地布置和构造有如下的单位：比较电路/锁存器列42l和比较电路/锁存器列42r布置在中继器列43的两侧。

在比较电路/锁存器列42l和比较电路/锁存器列42r的每个区域中，如图9所示，比较电路51和锁存单元52在垂直方向上重复地布置。

包括一个中继器列43以及位于该中继器列的两侧的比较电路/锁存器列42l和42r的单位对应于通过在图2中的水平方向上划分像素阵列单元12而形成的块bl的区域。

将参考图11说明像素阵列单元12的下层的一部分中的一个块bl的详细构造。

像素阵列单元12的下层中的一个块bl以多个像素为单位在垂直方向上被进一步划分，且划分单位被设定成簇cl。因此，一个块bl被构造成包括在垂直方向上排列的多个簇cl。

接着，在重复地排列在垂直方向上的每个簇cl中布置有参照图6说明的对应于n位格雷码的n个d-f/f231以及用于传送时钟信号clk的中继器电路232a和232b。

在图11中省略了设置在与n位格雷码相对应的n个d-f/f231的前方的n个双向缓冲电路222-1至222-n。

位于中继器列43左侧的比较电路/锁存器列42l以排列在垂直方向上的簇cl为单位被划分成比较电路锁存器组42lcl，比较电路锁存器组42lcl包括m(m>0)个比较电路51和m个锁存单元52。位于中继器列43右侧的比较电路/锁存器列42r以排列在垂直方向上的簇cl为单位被划分成比较电路锁存器组42rcl，比较电路锁存器组42rcl包括m(m>0)个比较电路51和m个锁存单元52。

图12是更详细地示出一个簇cl的图。

例如，在一个簇cl由包括水平方向上的4个像素和垂直方向上的32个像素的像素区域构成的情况下，在一个簇cl中布置有4×32＝128个adc42。128个adc42以64个的方式分配到比较电路锁存器组42lcl和比较电路锁存器组42rcl。即，在图12的示例中，示出了图1中的m为64(m＝64)的示例。

比较电路锁存器组42lcl和比较电路锁存器组42rcl中的128个adc421至adc42128的布置是如下布置：图9所示的adc42a至42d重复地在垂直方向上排列。

另外，构成一个簇cl的像素的数量被限制为图12所示的128个像素。如上所述，中继器电路232a和232b、对应于n位格雷码的n个d-f/f231以及n个双向缓冲电路222-1至222-n以簇cl为单位布置，且因此可以以簇cl为单位来设定不会使被传送的时钟信号clk等的信号波形发生变形的范围。

此外，在上述示例中，如图9所示，采用了在垂直方向上重复地布置有如下单位的构造，在该单位中，像素阵列单元12的上层包括1行和4列(1×4)的四个像素电路41，且像素阵列单元12的下层包括2行和2列(2×2)的四个adc42，其中的两个adc42垂直地排列在以中继器列43为中心的左侧和右侧。以该簇cl为单位重复地布置的单位不限于上层包括(1×4个)像素电路41且下层包括(2×2个)adc42的构造。例如，单位可被设定成如下的重复单位，在该重复单位中，像素阵列单元12的上层包括1行和6列(1×6)的6个像素电路41，且像素阵列单元12的下层包括3行和2列(3×2)的6个adc42，其中的三个adc42垂直地布置在以中继器列43为中心的左侧和右侧。

<6.像素电路的构造示例>

接下来，将说明能够被固态摄像器件1采用的像素电路41的构造示例和操作。

<6.1像素电路的第一构造示例>

首先，将参考图13说明像素电路41的第一构造示例。

图13是示出第一构造示例的像素电路41以及图3所示的比较电路51、锁存单元52和中继器列43的图。

像素电路41由作为光电转换元件的光电二极管(pd)321、第一传输晶体管322、fd(浮动扩散层)323、第二传输晶体管324、横向溢出累积电容器325(在下文中称为lofic325)和复位晶体管326构成。

第一传输晶体管322将由光电二极管321产生的电荷传输到fd323。第二传输晶体管324经由fd323将超过光电二极管321的饱和电荷量的电荷(即从光电二极管321溢出的电荷)传输到lofic325。lofic325累积从光电二极管321溢出的电荷。

复位晶体管326复位由fd323和lofic325保持的电荷。fd323连接到差分输入电路61中的晶体管82的栅极(图4)。该处理允许差分输入电路61中的晶体管82也用作像素电路41的放大晶体管。

复位晶体管326的源极经由第二传输晶体管324连接到fd323和差分输入电路61中的晶体管82的栅极；此外，复位晶体管326的漏极连接到差分输入电路61中的晶体管82的漏极(图4)。因此，不存在用于复位fd323的电荷的固定复位电压。其原因在于差分输入电路61的电路状态被控制，且因此可以通过使用参考信号ref任意地设定用于复位fd323的复位电压。

如上构造的第一构造示例的像素电路41包括lofic325，并因此可保持大于光电二极管321能够保持的电荷的电荷，从而实现宽动态范围。

<第一构造示例的时序图>

将参考图14的时序图来说明使用图13所示的第一构造示例的像素电路41的像素21的操作。

使用第一构造示例的像素电路41的像素21输出低光强度像素信号和高光强度像素信号这两种像素信号。

首先，像素21通过光电二极管321接收光，并将光电二极管321中累积的电荷作为低光强度像素信号输出。

在时间t1处，根据先前的待机电压vstb将参考信号ref设定成用于复位fd323和lofic325的电荷的复位电压vrst，并同时，通过hi传输信号fdg使第二传输晶体管324导通，且fd323连接到lofic325。接着，在时间t2处，通过使用hi传输信号tg和hi复位信号rst使第一传输晶体管322和复位晶体管326导通，由此复位光电二极管321的累积电荷和fd323与lofic325的累积电荷。

在第一传输晶体管322和复位晶体管326关断之后的从时间t3到t4的时段期间，执行曝光。在曝光时段期间，将传输信号fdg控制为hi，且使第二传输晶体管324导通。

在时间t4处，参考信号ref上升到预定电压vu，并且开始参考信号ref和像素信号sig的比较(参考信号ref的扫描)。在此时间点处，参考信号ref大于像素信号sig，因此，输出信号vco变为hi。在从时间t4经过预定时间之后，将传输信号fdg控制为从hi变为lo，且使第二传输晶体管324关断。

在判定参考信号ref和像素信号sig为相同时的时间t5处，输出信号vco反转(转变为低电平)。当输出信号vco反转时，通过使用上述的正反馈电路63加速输出信号vco的反转。此外，在锁存单元52中，在输出信号vco反转时的时间点处锁存并存储格雷编码(n位的lbl[1]至lbl[n])。

在结束信号写入时段时的且作为信号读取时段的开始时间的时间t6处，被提供到比较电路51中的晶体管81的栅极的参考信号ref的电压降低成使晶体管81关断的电平(待机电压vstb)。通过该处理，抑制了比较电路51在信号读取时段期间的消耗电流。

在时间t7处，用于控制读取时序的word信号(未图示)变为hi，且从锁存单元52输出n位锁存信号lbl[n](n＝1至n)。在这里获得的数据为具有低光强度像素信号的复位电平的p相数据(在下文中也称为p1数据)。

在时间t8处，参考信号ref上升到预定电压vu。

在时间t9处，通过hi传输信号tg使像素电路41中的第一传输晶体管322导通，且累积在光电二极管321中的电荷被传输到fd323。

在第一传输晶体管322被关断之后，开始参考信号ref和像素信号sig的比较(参考信号ref的扫描)。在此时间点处，参考信号ref大于像素信号sig，因此输出信号vco变为hi。

在判定参考信号ref和像素信号sig为相同时的时间t10处，输出信号vco反转(转变为低电平)。当输出信号vco反转时，通过使用正反馈电路63加速输出信号vco的反转。此外，在锁存单元52中，在输出信号vco反转时的时间点处锁存和存储格雷编码(n位的lbl[1]至lbl[n])。

在信号写入时段结束时的且作为信号读取时段的开始时间的时间t11处，被提供到比较电路51中的晶体管81的栅极的参考信号ref的电压降低为使晶体管81关断的电平(待机电压vstb)。通过该处理，抑制了比较电路51在信号读取时段期间的消耗电流。

在时间t12处，用于控制读取时序的word信号(未图示)变为hi，且从锁存单元52输出n位lbl[n](n＝1至n)。在这里获得的数据为具有低光强度像素信号的信号电平的d相数据(在下文中也称为d1数据)。

由此，结束低光强度像素信号的输出。

接着，像素21通过光电二极管321接收光，并将从光电二极管321溢出且累积在lofic325中的电荷作为高光强度像素信号输出。

首先，在时间t13处，通过使用hi传输信号fdg使第二传输晶体管324导通，并且同时，参考信号ref上升到预定电压vu，并开始参考信号ref和像素信号sig的比较(参考信号ref的扫描)。在此时间点处，参考信号ref大于像素信号sig，因此，输出信号vco变为hi。

在判定参考信号ref和像素信号sig为相同时的时间t14处，输出信号vco反转(转变为低电平)。当输出信号vco反转时，通过使用正反馈电路63加速输出信号vco的反转。此外，在锁存单元52中，在输出信号vco反转时的时间点处锁存和存储格雷编码(n位的lbl[1]至lbl[n])。

在信号写入时段结束时的且作为信号读取时段的开始时间的时间t15处，被提供到比较电路51中的晶体管81的栅极的参考信号ref的电压降低为使晶体管81关断的电平(待机电压vstb)。通过该处理，抑制了比较电路51在信号读取时段期间的消耗电流。

在时间t16处，用于控制读取时序的word信号(未图示)变为hi，且从锁存单元52输出n位锁存信号lbl[n](n＝1至n)。在这里获得的数据为具有高光强度像素信号的信号电平的d相数据(在下文中也称为d2数据)。

在时间t17处，根据先前的待机电压vstb，将参考信号ref设定为用于复位fd323和lofic325的电荷的复位电压vrst。

在时间t18处，通过使用lo传输信号fdg使第二传输晶体管324关断，并同时使用hi传输信号tg和hi复位信号rst使第一传输晶体管322和复位晶体管326导通。接着，当复位晶体管326导通时，传输信号fdg变为hi，且第二传输晶体管324导通。由此，复位光电二极管321的累积电荷以及fd323和lofic325的累积电荷。

接着，在时间t19处，参考信号ref上升到预定电压vu，并开始参考信号ref和像素信号sig的比较(参考信号ref的扫描)。在此时间点处，参考信号ref大于像素信号sig，因此，输出信号vco变为hi。

接着，在判定参考信号ref和像素信号sig为相同时的时间t20处，输出信号vco反转(转变为低电平)。当输出信号vco反转时，通过使用正反馈电路63加速输出信号vco的反转。此外，在锁存单元52中，在输出信号vco反转时的时间点处锁存和存储格雷编码(n位的lbl[1]至lbl[n])。

在信号写入时段结束时的且作为信号读取时段的开始时间的时间t21处，被提供到比较电路51中的晶体管81的栅极的参考信号ref的电压降低为使晶体管81关断的电平(待机电压vstb)。通过该处理，抑制了比较电路51在信号读取时段期间的消耗电流。

在时间t22处，用于控制读取时序的word信号(未图示)变为hi，且从锁存单元52输出n位lbl[n](n＝1至n)。在这里获得的数据为具有高光强度像素信号的复位电平的p相数据(在下文中也称为p2数据)。

在时间t23处，信号读取时段结束，且进程返回到与时间t1之前的初始化之前的状态相同的状态。时间t24的状态与上述时间t1的状态相同，并驱动下一个1v(一个正常扫描时段)。

图15是示出在像素21中接收的光为低光强度的情况下像素电路41的操作的电位图。

在像素21中接收的光为低光强度的情况下，按照如同对应于p1数据的电位图的方式，仅在光电二极管321中累积电荷。按照如同对应于d1数据的电位图的方式，即使在通过使用第一传输晶体管322将该电荷传输到fd323的情况下，该电荷也不会超过第二传输晶体管324的溢流路径。因此，可通过仅使用被图15中的虚线围绕的p1数据和d1数据来获得高增益像素信号。

图16是示出在像素21中接收的光为高光强度的情况下像素电路41的操作的电位图。

在像素21中接收的光为高光强度的情况下，按照如同对应于p1数据的电位图的方式，还在lofi325中累积超过光电二极管321与fd323以及第二传输晶体管324的溢流路径的电荷。因此，可通过仅使用被图16中的虚线围绕的d2数据和p2数据来获得对应于高光强度的像素信号。

根据上述的像素21的驱动，按照对应于p1数据和d1数据的次序，首先将累积在光电二极管321中的电荷作为低光强度像素信号读出。接着，按照对应于d2数据和p2数据的次序，将从光电二极管321溢出并累积在lofic325中的电荷作为高光强度像素信号读出。因此，低光强度像素信号变为cds(相关双采样)信号，且另一方面，高光强度像素信号变为dds(双数据采样)信号。

根据上述驱动，固态摄像器件1的像素阵列单元12的每个像素21能够执行全局快门操作，在该全局快门操作中，所有像素同时执行复位操作，且所有像素同时执行曝光。由于所有像素能够同时执行曝光和读取，通常来说，不需要设置在像素中并在读取操作期间保存电荷的电荷保存单元。而且，在像素21的构造中，不需要在列平行读出型固态摄像器件中需要的并用于选择输出像素信号sig的像素的选择晶体管等。

<6.2像素电路的第二构造示例>

接着，将参考图17说明像素电路41的第二构造示例。

图17是示出第二构造示例的像素电路41以及比较电路51、锁存单元52和中继器列43的图。

在图17所示的像素电路41的第二构造示例中，除了第一传输晶体管322，放电晶体管327还连接到光电二极管321的阴极端子。

在上述第一构造示例中，如图14所述，使第一传输晶体管322、第二传输晶体管324和复位晶体管326导通，且将参考信号ref设定为复位电压vrst，由此执行电荷的复位操作。

在第二构造示例中，设置有放电晶体管327，由此使放电晶体管327导通，直到开始曝光；另外，在开始曝光的时间点处，放电晶体管327关断，从而执行电荷的复位操作。在第一构造示例中，需要控制多个晶体管以及参考信号ref；与此相比，在第二构造示例中，可仅通过控制放电晶体管327来执行电荷的复位操作，因此能够执行进一步的加速。

<第二构造示例的时序图>

将参考图18的时序图来说明使用图17所示的第二构造示例的像素电路41的像素21的操作。

在时间t41处，持续光电二极管321的复位状态，直到hi放电信号ofg变为lo。在时间t41处，放电晶体管327关断，接着在时间t42处，通过hi传输信号fdg使第二传输晶体管324导通，且在fd323和lofic325连接的状态下开始曝光。

从时间t42到时间t60的操作与图14所示的第一构造示例的从时间t3到时间t21的操作相同，因此省略该描述。

在时间t60处，通过hi放电信号ofg使放电晶体管327导通，同时，将被提供到比较电路51中的晶体管81的栅极的参考信号ref的电压降低为使晶体管81关断的电平(待机电压vstb)。通过该处理，抑制了比较电路51在信号读取时段期间的消耗电流。

在时间t61处，用于控制读取时序的word信号(未图示)变为hi，且从锁存单元52输出n位lbl[n](n＝1至n)。在这里获得的数据为具有高光强度像素信号的复位电平的p2数据。

在时间t62处，完成信号读取时段，且操作状态返回到与时间t41之前的状态相同的状态。时间t63处的状态与上述时间t41处的状态为相同，并变成下一1v(一个正常扫描时段)。

在第二构造示例的像素电路41中同样包括lofic325，从而能够实现宽动态范围。此外，可仅通过控制放电晶体管327执行电荷的复位操作，因此能够执行进一步的加速。

<6.3像素电路的第三构造示例>

将参考图19说明像素电路41的第三构造示例。

图19是示出第三构造示例的像素电路41以及比较电路51、锁存单元52和中继器列43的图。

图19所示的第三构造示例的像素电路41与图13所示的第一构造示例的像素电路41的不同之处仅在于复位晶体管326的源极的连接目标。具体地，以与图19中第三构造示例中的fd323相同的方式，复位晶体管326的在图13所示的第一构造示例中连接在第二传输晶体管324和lofic325之间的源极连接到差分输入电路61中的晶体管82的栅极(图4)。

通过如上所述地构造像素电路，可单独地执行fd323中的累积电荷的复位操作和lofic325中的累积电荷的复位操作。

<第三构造示例的时序图>

图20是示出使用第三构造示例的像素电路41的像素21的驱动的时序图。

在时间t81处，参考信号ref被设定为复位电压vrst，同时通过使用hi传输信号fdg使第二传输晶体管324导通，并使fd323和lofic325连接。接着，在时间t82处，通过使用hi传输信号tg和hi复位信号rst使第一传输晶体管322和复位晶体管326导通，由此复位光电二极管321的累积电荷和fd323与lofic325的累积电荷。

第一传输晶体管322和复位晶体管326关断，接着，在从时间t33到时间t84的时段期间，执行曝光。

在完成曝光之后的时间t84处，传输信号fdg变为lo，且第二传输晶体管324关断，同时参考信号ref被设定为复位电压vrst。随后，在时间t85处，通过使用hi复位信号rst再次使复位晶体管326导通，由此复位fd323的累积电荷。

在时间t86处或之后的时间处的时间处的操作与图14中的时间t4处或之后的时间处的或之后的时间处的时间处的操作相同，因此省略了说明。

同样在第三构造示例的像素电路41中包括lofic325，从而能够实现宽动态范围。此外，可单独地执行fd323中的累积电荷的复位操作和lofic325中的累积电荷的复位操作。

<6.4像素电路的第四构造示例>

将参考图21说明像素电路41的第四构造示例。

图21是示出第四构造示例的像素电路41以及比较电路51、锁存单元52和中继器列43的图。

在图21所示的第四构造示例的像素电路41的结构中，以与第二构造示例相同的方式，放电晶体管327被添加到图19所示的第三构造示例的像素电路41中。

<第四构造示例的时序图>

图22是示出使用第四构造示例的像素电路41的像素21的驱动的时序图。

在时间t121处，持续光电二极管321的复位状态，直到hi放电信号ofg变为lo。在时间t121处，放电晶体管327关断，接着在时间t122处，通过使用hi传输信号fdg使第二传输晶体管324导通，且在fd323和lofic325连接的状态下开始曝光。

在完成曝光之后的时间t123处，传输信号fdg变为lo，且第二传输晶体管324关断，同时参考信号ref被设定为复位电压vrst。随后，在时间t124处，通过使用hi复位信号rst再次使复位晶体管326导通，由此复位fd323的累积电荷。

在时间t125或之后的时间处的时间处的操作与图18中时间t43或之后的时间处的时间处的操作相同，因此省略了说明。

同样在第四构造示例的像素电路41中也包括lofic325，从而能够实现宽动态范围。此外，可单独地执行fd323中的累积电荷的复位操作和lofic325中的累积电荷的复位操作。

<6.5像素电路的第五构造示例>

将参考图23说明像素电路41的第五构造示例。

图23是示出第五构造示例的像素电路41以及比较电路51、锁存单元52和中继器列43的图。

在图23所示的第五构造示例的像素电路41的结构中，第三传输晶体管328被进一步添加到将图19所示的复位晶体管326与lofic325分离的第三构造示例中。第三传输晶体管328将从光电二极管321溢出的电荷直接传输到lofic325并累积电荷。

例如，会发生下述现象：如同在图19的第三构造示例的像素电路41中，在经由fd323将电荷传输到lofic325的结构中，在复位fd323之后将lofic325中累积的电荷传输到fd323并执行读取驱动的情况下，fd323的电荷消失。在第五构造示例的像素电路41中，不会发生fd323的电荷消失的这种现象，因此，能够读出确保线性的像素信号。

<第五构造示例的时序图>

图24是示出使用第五构造示例的像素电路41的像素21的驱动的时序图。

在时间t161处，参考信号ref被设定为复位电压vrst，同时通过使用hi传输信号fdg使第二传输晶体管324导通，并将fd323和lofic325连接。接着，在时间t162处，通过使用hi传输信号tg和hi复位信号rst使第一传输晶体管322和复位晶体管326导通，由此复位光电二极管321的累积电荷以及fd323和lofic325的累积电荷。

在第一传输晶体管322和复位晶体管326关断之后，在时间t163处，传输信号fdg变为lo，且第二传输晶体管324关断。此后，在从时间t164到时间t165的时段期间，执行曝光。

在时间t164或之后的时间处的操作与图20中的时间t83或之后的时间处的操作相同，因此省略了说明。

如图24所示，通过使用hi传输信号ofl将作为光电二极管321和lofic325之间的栅极的第三传输晶体管328控制为针对1v的情况导通。通过该处理，在曝光时段期间从光电二极管321溢出的电荷直接被传输到lofic325并被累积。

同样在第五构造示例的像素电路41中也包括lofic325，从而能够实现宽动态范围。此外，从光电二极管321溢出的电荷直接被传输到lofic325并被累积，由此可读出确保线性的像素信号。

<6.6像素电路的第六构造示例>

将参考图25说明像素电路41的第六构造示例。

图25是示出第六构造示例的像素电路41以及比较电路51、锁存单元52和中继器列43的图。

在图25所示的第五构造示例的像素电路41的结构中，放电晶体管327被进一步添加到包括第三传输晶体管328的在第五构造示例的像素电路41中，如图23所示，该第三传输晶体管328将来自光电二极管321的电荷直接传输到lofic325。该处理允许以与第二构造示例相同的方式仅通过控制放电晶体管327来初始化光电二极管321。

<第六构造示例的时序图>

图26是示出使用第六构造示例的像素电路41的像素21的驱动的时序图。

除了如下事实，使用第六构造示例的像素电路41的像素21的驱动与使用图22所示的第四构造示例的像素电路41的像素21的驱动是相同的：增加了作为光电二极管321和lofic325之间的栅极的第三传输晶体管328的控制。图26中的时间t201至t226对应于图22中的t121至t146。

以与第五构造示例相同的方式，作为光电二极管321和lofic325之间的栅极的第三传输晶体管328被控制为针对1v的情况导通。通过该处理，在曝光期间从光电二极管321溢出的电荷直接被传输到lofic325并被累积。

同样在第六构造示例的像素电路41中也包括lofic325，从而能够实现宽动态范围。此外，从光电二极管321溢出的电荷直接被传输到lofic325并被累积，由此可读出确保线性的像素信号。

<7.fd共用的电路构造示例>

随后，在多个像素电路41共用fd323及其后续级中的adc42的情况下说明电路构造。

<7.1fd共用的第一构造示例>

图27示出fd共用的第一构造示例。

在共用fd323的情况下，如图27所示，多个像素电路41共用fd323和复位晶体管326，并且fd323和复位晶体管326连接到后续级中的比较电路51。

此外，共用fd323的像素电路41的数量没有特殊限制；然而，例如，将参照图27来说明通过使用图9所示的四个像素电路41a至41d提供像素信号的情况。

每个像素电路41a至41d包括光电二极管321q、第一传输晶体管322q、第二传输晶体管324q、lofic325q和第三传输晶体管328q(q＝1,…,4中任一者)。

因此，以与图23所示的第五构造示例相同的方式构造像素电路41a至41d。在共用fd323的情况下，如在第一构造示例至第四构造示例中，当采用经由fd323将电荷传输到lofic325的结构时，多个像素电路41的信号发生混合。因此，在共用fd323情况下的像素电路41需要被设定为第五构造示例或第六构造示例的电路构造。

<fd共用的第一构造示例的时序图>

图28是示出使用fd共用的第一构造示例的共用单元的多个像素21的驱动的时序图。

在fd共用的第一构造示例中，在共用fd323的四个像素电路41a至41d中依次执行与图24所示的第五构造示例的p1数据、d1数据、d2数据和p2数据的驱动相同的p1数据、d1数据、d2数据和p2数据的读取。另外，针对每个共用单元，在所有像素中同时执行曝光开始之前的光电二极管321q的复位以及曝光控制。

<7.2fd共用的第二构造示例>

图29示出fd共用的第二构造示例。

以与图27的fd共用的第一构造示例相同的方式，图29所示的fd共用的第二构造示例也示出通过使用四个像素电路41a至41d提供像素信号的情况下的示例。

在fd共用的第二构造示例中，在图27所示的fd共用的第一构造示例的每个像素电路41a至41d中还添加有放电晶体管327q(q＝1,…,4中任一者)。

换句话说，在fd共用的第二构造示例的结构中，以与图25所示的第六构造示例相同的方式构造像素电路41a至41d。该处理允许以与第六构造示例相同的方式仅通过控制放电晶体管327来初始化像素电路41a至41d的每个光电二极管321q。

<fd共用的第二构造示例的时序图>

图30是示出使用fd共用的第二构造示例的共用单元的多个像素21的驱动的时序图。

在fd共用的第二构造示例中，在共用fd323的四个像素电路41a至41d中依次执行与图26所示的第六构造示例的p1数据、d1数据、d2数据和p2数据的驱动相同的p1数据、d1数据、d2数据和p2数据的读取。另外，在共用单元和所有像素中同时执行曝光开始之前的使用放电晶体管327q对光电二极管321q的复位以及曝光控制。

<7.3fd共用的第三构造示例>

图31示出fd共用的第三构造示例。

在fd共用的第三构造示例中，在用于检测低光强度的像素电路41(在下文中称为低光强度像素电路41x)和用于检测高光强度的像素电路41(在下文中称为高光强度像素电路41y)中共用fd323和复位晶体管326及其后续级中的比较电路51。

低光强度像素电路41x由光电二极管321a、第一传输晶体管322a和放电晶体管327a构成。

高光强度像素电路41y由光电二极管321b、第一传输晶体管322b、第二传输晶体管324、lofic325和放电晶体管327b构成。

在低光强度像素电路41x中，由光电二极管321a产生并累积的电荷经由第一传输晶体管322a被传输到fd323。在高光强度像素电路41y中，由光电二极管321b产生的电荷被累积在光电二极管321b和lofic325二者中，并经由第二传输晶体管324被传输到fd323。

将高光强度像素电路41y的光电二极管321b形成为小于低光强度像素电路41x的光电二极管321a，并且以使光电二极管321b的灵敏度变低且光电二极管321a的灵敏度变高的方式产生灵敏度差。

<fd共用的第三构造示例的时序图>

图32是示出使用fd共用的第三构造示例的共用单元的多个像素21的驱动的时序图。

在fd共用的第三构造示例中，以与没有共用fd323的像素电路41的驱动相同方式，按照对应于p1数据、d1数据、d2数据和p2数据的次序执行读取。然而，应注意的是，在fd共用的第三构造示例中，被读出为低光强度像素信号的p1数据和d1数据是由低光强度像素电路41x中的光电二极管321a产生的电荷，且被读出为高光强度像素信号的d2数据和p2数据是由高光强度像素电路41y中的光电二极管321b产生的电荷。

因此，在图32的时序图中，在输出d1数据时，传输信号tga变为hi，且由低光强度像素电路41x中的光电二极管321a产生的电荷经由第一传输晶体管322a被传输到fd323。接着，在输出d2数据时，传输信号fdg变为hi，且lofic325的电荷经由第二传输晶体管324被传输到fd323。

<高光强度像素电路和低光强度像素电路都具有adc的构造>

图33示出如下构造示例：fd没有被共用，且图31所示的fd共用的第三构造示例的低光强度像素电路41x和高光强度像素电路41y都连接到单独的adc42(比较电路51和锁存单元52)。

在此构造示例中，还在低光强度像素电路41x和高光强度像素电路41y的每一者中设置有复位晶体管326。在低光强度像素电路41x中设置有复位晶体管326a，且在高光强度像素电路41y中设置有复位晶体管326b。

<图33的构造示例的时序图>

图34是示出具有图33所示的低光强度像素电路41x和高光强度像素电路41y的像素21的驱动的时序图。

该驱动没有如图32那样按照对应于p1数据、d1数据、d2数据和p2数据的次序进行读取；另外，可同时执行低光强度像素电路41x的p1数据和d1数据的读取和高光强度像素电路41y的d2数据和p2数据的读取，且可在所有像素中一起获得相同曝光时间的像素信号。

在像素阵列单元12中，低光强度像素电路41x和高光强度像素电路41y的比例不必相同。具体来说，低光强度像素电路41x和高光强度像素电路41y可以在像素阵列单元12中布置为具有相同数目；另外，可针对多个低光强度像素电路41x布置一个高光强度像素电路41y，并且相反地，可以针对一个低光强度像素电路41x布置多个高光强度像素电路41y。

另外，在图33所示的示例中，采用了针对一个低光强度像素电路41x设置一个adc42且针对一个高光强度像素电路41y设置一个adc42的示例；另外，可采用针对多个低光强度像素电路41x设置一个adc42且针对多个高光强度像素电路41y设置一个adc42的示例。

<8.多个基板的构造>

用于构成固态摄像器件1的电路可以形成在一个半导体基板上，并且电路可被分离成多个半导体基板且可通过由这些半导体基板堆叠成的结构形成。

图35示出在固态摄像器件1由两个半导体基板351构成的情况下的示意截面图。

两个半导体基板351中的一个第一半导体基板351a是后表面照射型半导体基板，在该后表面照射型半导体基板中，光电二极管321、滤色器362和ocl(片上透镜)363等形成在与形成有布线层361的前表面侧相对的后表面侧上

在两个半导体基板351中的另一第二半导体基板351b的前表面侧上形成有布线层371。第二半导体基板351b的布线层371通过诸如cu-cu接合或微凸块(micor-bump)等接合技术粘合在第一半导体基板351a的布线层361上。

图36示出形成在第一半导体基板351a和第二半导体基板351b中的每一者上的电路的分配示例。此外，在图36中，通过简化结构示出锁存单元52的锁存控制电路71和锁存值存储单元72。

在第一半导体基板351a上形成有像素电路41以及adc42的差分输入电路61中的晶体管81、82、85的电路。在第二半导体基板351b上形成有adc42中的除晶体管81、82、85之外的电路以及中继器列43。

在图36所示的电路布置中，在第一半导体基板351a上形成差分输入电路61中的作为差分对的晶体管81和82，且构造出使特性差异(characteristicdifferential)最小化的布置。

图37示出在固态摄像器件1由三个半导体基板351构成的情况下的示意截面图。

在固态摄像器件1由三个半导体基板351构成的情况下，首先以与图35所示的两层堆叠结构相同的方式，通过cu-cu接合使第一半导体基板351a和第二半导体基板351b粘合在一起。

接着，在形成在第三半导体基板351c的前表面侧上的布线层372和第二半导体基板351b的连接布线374之间，通过cu-cu接合进一步粘合第二半导体基板351b和第三半导体基板351c。通过使用贯穿电极373，将第二半导体基板351b的连接布线374连接到第二半导体基板351b的前表面侧上的布线层371。

在图37的示例中，将第二半导体基板351b的前表面侧上的布线层371接合为面向第一半导体基板351a的布线层361；另一方面，可以上下颠倒第二半导体基板351b，且可以将第二半导体基板351b的布线层371接合为面向第三半导体基板351c的布线层372。

<9.cds/dds的算术运算构造示例>

接着，将参考图38和39来说明从像素阵列单元12的每个像素21输出的像素信号的cds处理和dds处理。

如上所述，在固态摄像器件1中，经由中继器列43按照对应于p1数据、d1数据、d2数据和p2数据的次序将从像素阵列单元12的每个像素21输出的像素信号提供到信号处理电路/水平控制电路16。

图38是示出从每个像素21输出的作为低光强度像素信号的p1数据和d1数据的cds处理的图。

信号处理电路/水平控制电路16在内部至少具有随机存取存储器(ram)401和计算单元402。

首先，如图38的a所示，经由中继器列43将从像素21输出的p1数据存储在信号处理电路/水平控制电路16的ram401中。

接着，如图38的b所示，经由中继器列43将从像素21输出的d1数据提供到信号处理电路/水平控制电路16的计算单元402。另外，ram401中存储的p1数据也被提供到计算单元402。计算单元402执行用于从d1数据减去p1数据的算术运算，并将算术运算的结果(d1-p1)输出至ram401。接着，在预定时间之后将ram401中临时存储的cds处理后的(d1-p1)数据输出至i/o电路17(图1)。

图39是示出从每个像素21输出的作为高光强度像素信号的d2数据和p2数据的dds处理的图。

首先，如图39的a所示，经由中继器列43将从像素21输出的d2数据存储在信号处理电路/水平控制电路16的ram401中。

接着，如图39的b所示，经由中继器列43将从像素21输出的p2数据提供到信号处理电路/水平控制电路16的计算单元402。另外，ram401中存储的d2数据也被提供到计算单元402。计算单元402执行用于从d2数据减去p2数据的算术运算，并将算术运算的结果(d2-p2)输出至ram401。接着，在预定时间之后将ram401中临时存储的dds处理后的(d2-p2)数据输出至i/o电路17(图1)。

<10.像素的其他构造示例>

将说明像素21的其他构造示例。

<10.1锁存单元锁存并存储p相数据和d相数据二者的情况>

在上述示例中，如参考图6所说明，像素21的锁存单元52由锁存控制电路71和锁存值存储单元72构成，且在锁存值存储单元72中依次存储并输出p1数据、d1数据、d2数据和p2数据。

然而，如图40所示，锁存单元52可采用包含有p锁存值存储单元72p和d锁存值存储单元72d的构造，使得能够同时存储p相数据和d相数据。

如上所述，在采用锁存单元52能够同时存储p相数据和d相数据的构造的情况下，信号处理电路/水平控制电路16如下地所述执行低光强度像素信号的cds处理和高光强度像素信号的dds处理。

首先，经由中继器列43将锁存单元52的p锁存值存储单元72p中锁存并存储的p1数据以及d锁存值存储单元72dp中锁存并存储的d1数据提供到信号处理电路/水平控制电路16的计算单元402。

计算单元402执行用于从d1数据减去p1数据的算术运算，并将算术运算的结果(d1-p1)输出到ram401。

接着，经由中继器列43将锁存单元52的p锁存值存储单元72p中锁存并存储的p2数据以及d锁存值存储单元72dp中锁存并存储的d2数据提供到信号处理电路/水平控制电路16的计算单元402。

计算单元402执行用于从d2数据减去p2数据的算术运算，并将算术运算的结果(d2-p2)输出到ram401。

如上所述，在锁存单元52能够同时存储p相数据和d相数据的情况下，固态摄像器件1能够在信号处理电路/水平控制电路16中同时读出p相数据和d相数据并执行cds处理或dds处理。

<10.2包含有u/d计数器的构造示例>

在上述示例中，像素21中的adc42由比较电路51和锁存单元52构成；另外，如图41所示，可采用设置有u/d计数器(升值/降值计数器)411的构造来代替锁存单元52。

在p相(预设相)ad转换时段期间，u/d计数器411仅在提供hi输出信号vco时向下计数，同时在d相(数据相)ad转换时段期间，仅在提供hi输出信号vco时向上计数。接着，u/d计数器411输出p相ad转换时段期间的向下计数值与d相ad转换时段期间的向上计数值的相加结果，以作为cds处理或dds处理之后的像素数据。另外，u/d计数器411可在p相ad转换时段期间向上计数并在d相ad转换时段期间向下计数。

经由中继器列43将cds处理或dds处理之后的像素数据提供到信号处理电路/水平控制电路16的ram401。

在图42中，通过比较来示出在adc42由比较电路51和锁存单元52构成的情况下的驱动和在adc42由比较电路51和u/d计数器411构成的情况下的驱动。

图42的上部中的波形表示在adc42由比较电路51和锁存单元52构成的情况下的驱动，且图42的下部中的波形表示在adc42由比较电路51和u/d计数器411构成的情况下的驱动。此外，任何情况仅表示低光强度像素信号的p1数据和d1数据以及高光强度像素信号的d2数据和p2数据之中的低光强度像素信号的一部分。

在adc42包括u/d计数器411的情况下，由于在u/d计数器411中执行cds处理的算术运算，所以不需要经由中继器列43将p1数据输出到信号处理电路/水平控制电路16。由此，在adc42包括u/d计数器411的情况下，由于省略了图42的上部中的p1数据输出时段，因此能够执行处理的加速。

此外，在图38至图42所示的示例中，cds处理之后的(d1-p1)数据和dds处理之后的(d2-p2)数据被一次性地临时存储在信号处理电路/水平控制电路16中的ram401中，并然后被输出到i/o电路17；另外，这些数据可不被存储在ram401中就被输出到i/o电路17。

<11.信号合成处理>

接下来将说明由信号处理电路/水平控制电路16执行的低光强度像素信号的(d1-p1)数据与高光强度像素信号的(d2-p2)数据的合成处理。

当将cds处理后的低光强度像素信号的(d1-p1)数据设定为v1且将dds处理处理后的高光强度像素信号的(d2-p2)数据设定为v2时，信号处理电路/水平控制电路16在像素21的接收光量为低光强度的情况下输出低光强度像素信号v1，并在像素21的接收光量为高光强度的情况下输出高光强度像素信号v2'，如图43所示，高光强度像素信号v2'是通过使高光强度像素信号v2乘以k12而获得的。在此，k12为增益因数并对应于fd323与lofic325的电容比。

另一方面，信号处理电路/水平控制电路16防止在低光强度像素信号v1和高光强度像素信号v2'之间的连接部分中的微分线性误差(dnl：derivativelinearityerror)，并输出用于执行平滑地切换信号的合成处理的处理之后的信号。

具体来说，如图44所示，将信号处理电路/水平控制电路16连接成使得在低光强度像素信号v1饱和前且在从w1到w2的线性区间中，低光强度像素信号v1与高光强度像素信号v2'的比率能够在(1-α12)至α12之间变化。

换句话说，在从w1到w2的区间中，信号处理电路/水平控制电路16输出通过下述算数表达式获得的信号vout，以作为输出信号。在此，α12在w1处取0，在w2处取1，且α12是在从w1到w2的区间中在0<α12<1中线性地变化的值。

vout＝α12·v1+(1-α12)·k12·v2

除了上述低光强度像素信号v1和高光强度像素信号v2之外，例如，在像素中设置另一个lofic325且将从该像素读出的像素信号v3与高光强度像素信号v2合成的情况下，可如下所述地获得高光强度像素信号v2与像素信号v3的合成输出信号vout：

vout＝α23·(k12·v2)+(1-α23)·k23·(k12·v2)

<12.信号判定过程>

如上所述，在用于合成两个像素信号的区间之外，信号处理电路/水平控制电路16输出低光强度像素信号v1和高光强度像素信号v2中的任一信号；另外，下面说明用于判定输出哪个信号的判定方法。

第一判定方法是基于低光强度像素信号v1的大小来判定输出哪个信号的方法。在此情况下，如果低光强度像素信号v1等于或大于预定值，则信号处理电路/水平控制电路16输出高光强度像素信号v2，且如果低光强度像素信号v1小于预定值，则信号处理电路/水平控制电路16输出低光强度像素信号v1。

第二判定方法是基于高光强度像素信号v2的大小来判断输出哪个信号的方法。在此情况下，如果高光强度像素信号v2小于预定值，则信号处理电路/水平控制电路16输出低光强度像素信号v1，且如果高光强度像素信号等于或大于预定值，则信号处理电路/水平控制电路16输出高光强度像素信号v2。

在第一判定方法和第二判定方法中，第二判定方法通过使用高光强度像素信号v2更好地判定输出哪个信号。

在第一判定方法中，在外部光非常强或的情况下或者在采用不通过复位晶体管326来初始化fd323的像素结构的情况下，fd323中的电压值是用于比较的电压斜坡(voltageslope)的范围之外的电压值，且p相数据变得与如图45中的交替长短点划线所示的值一样大。由此，在获得后面的d相数据之后的cds处理的算数运算结果(d相数据-p相数据)变得小于原始信号值。在此情况下，由于电压值变得如输出信号差一样小，所以与周边白饱和相比，靠近黑区的值被输出。因此，在第一判定方法中可能获得日斑(sunspot)，且由此可以说，第二判定方法通过使用高光强度像素信号v2能够更好判定输出哪个信号。

此外，在外部光非常强或像素没被初始化的情况下，p1数据具有最大值。因此，可以判定p1数据是否具有最大值，并且当p1数据具有最大值时，可以判定使用高光强度像素信号v2。

通过固态摄像器件1中的信号处理电路/水平控制电路16执行上述信号合成处理和信号判定处理；此外，在固态摄像器件1的外部，例如，可通过使用用于执行预定信号处理的dsp电路(图48中的dsp电路503等)接收并执行来自固态摄像器件1的输出信号的输入。

<13.有益效果的说明>

随后将以与背景技术的专利文献1中公开的固态摄像器件相比的方式说明固态摄像器件1的有益效果。

图46中的a示出背景技术的ptl1中公开的固态摄像器件中的像素阵列单元中的每行的从曝光开始到信号读出的时间关系。

图46中的b示出固态摄像器件1中的像素阵列单元12中的每行的从曝光开始到信号读出的时间关系。

专利文献1中公开的固态摄像器件的每个像素包括用于累积溢出电荷的lofic单元和用于全局快门的ccd，并因此在所有像素中同时开始曝光和结束曝光。

然而，线顺序地执行像素信号的读出和ad转换，并因此，如图46所示，pls随着读出行变得不同。使pls最大化的像素是最后的读出行中的像素。

与此相比，如上所述，固态摄像器件1的像素21包括像素中的adc42，因此除了曝光时段理应是相同的之外，在曝光结束之后，还能同时在所有像素中执行ad转换。由此，如图48中的b所示，pls不是零而是微小值，且在所有像素中是一致的。也就是说，pls不取决于读出之前的时间，并且不会出现取决于像素阵列单元12中的位置的灵敏度差异。

因此，根据本发明的固态摄像器件1，很难观察到由pls造成的诸如阴影等图像质量劣化，且能够获得具有高图像质量的图像。

<14.像素的其他驱动方法>

图47是示出像素21的其他驱动方法的图。

在上述示例中，像素21在一个正常扫描时段期间执行p1数据、d1数据、d2数据和p2数据的读取，且说明了用于获得低光强度像素信号和高光强度像素信号二者的驱动方法。

然而，在可以理解接收光的量为低光强度或高光强度的情况下，如图47所示，可以切换并操作低光强度驱动和高光强度驱动，以获得低光强度像素信号和高光强度像素信号中的任一者。

具体来说，在将光电二极管321和fd323复位之后，在高光强度的情况下，光电二极管321中累积的电荷被保持在fd323和lofic325二者中。另一方面，在低光强度的情况下，光电二极管321中累积的电荷被保持在fd323中。通过该处理，能够根据接收光量切换转换效率，并在低光强度时能够获得具有高增益的像素信号。

<15.电子设备的应用示例>

本发明并不限于应用到固态摄像器件。具体来说，本发明可应用到将固态摄像器件用作摄像单元(光电转换单元)的所有电子设备，例如，诸如数码相机或摄像机等摄像器件、具有摄像功能的便携终端设备、将固态摄像器件用作图像读取单元的复印机等。固态摄像器件可以形成为单芯片形式，或者形成为将摄像单元和信号处理单元或光学系统共同封装并具有摄像功能的模块形式。

图48是示出作为根据本发明的电子设备的摄像器件的构造示例的框图。

图48的摄像器件500包括由透镜组等构成的光学单元501、采用图1的固态摄像器件1构造的固态摄像器件(摄像器件)502以及作为相机信号处理电路的dsp(数字信号处理器)电路503。此外，摄像器件500还包括帧存储器504、显示单元505、记录单元506、操作单元507和电源单元508。dsp电路503、帧存储器504、显示单元505、记录单元506、操作单元507和电源单元508通过总线509彼此连接。

光学单元501捕获来自物体的入射光(图像光)，并在固态摄像器件502的摄像表面上形成图像。固态摄像器件502以像素为单位将用于通过光学单元501在摄像表面上形成图像的入射光的光量转换为电信号，并输出该电信号以作为像素信号。作为该固态摄像器件502，可以使用图1的固态摄像器件1，即使用如下的固态摄像器件，在该固态摄像器件中，均具有像素电路41和adc42的像素21布置为二维阵列，且由pls导致的图像质量劣化不明显。

显示单元505由诸如液晶面板或有机电致发光(el：electroluminescence)面板等面板型显示器件构成，并显示有固态摄像器件502拍摄的移动图像或静态图像。记录单元506在诸如硬盘或半导体存储器等记录媒介上记录由固态摄像器件502拍摄的移动图像或静态图像。

操作单元507在用户的操作下发出与摄像器件500中包括的各种功能有关的操作命令。电源单元508作为dsp电路503、帧存储器504、显示单元505、记录单元506和操作单元507的操作电源向这些供电对象适当地提供各种电力。

如上所述，作为固态摄像器件502，可通过使用上述固态摄像器件1来产生具有不明显的由pls导致的图像质量劣化的图像。由此，在诸如摄像机、数码相机以及手机移动设备的相机模块等摄像器件500中，也能实现图像的高图像质量。

<摄像元件的用途示例>

图49是示出将摄像元件用作上述固态摄像器件1的用途示例的图。

如下所述，摄像元件例如可用于感测诸如可见光、红外光、紫外光或x射线等光的各种情况。

·用于拍摄鉴赏用图像的器件，例如，数码相机或具有相机功能的便携式设备等

·用于交通的器件，例如，用于对车辆的前方、后方、周边或内部等进行摄像的车载传感器或者检测移动车辆或道路的检测相机，或者为了自动停车等安全驾车等或驾驶员状态的识别等而测量车辆之间的距离的测距传感器等

·用于诸如电视机、冰箱或空调等家用电器以便对用户姿势进行摄像并根据该姿势执行设备操作的器件

·用于医疗保健的器件，例如，内视镜或通过接收红外光执行血管摄影的器件等

·用于安全的器件，例如，用于防止犯罪的监视相机或用于个人认证的相机等

·用于美容的器件，例如，对皮肤进行摄像的皮肤测量器件或对头皮进行摄像的显微镜等

·用于运动的器件，例如，动作相机或可穿戴相机等

·用于农业的器件，例如用于监视农田或作物状态的相机等

此外，本发明的实施例并不限于上述实施例，并且可以在不背离本发明精神的范围内进行各种改变。

此外，本发明并不限于应用于通过检测可见光的入射光量的分布来拍摄图像的固态摄像器件。此外，本发明可应用于将诸如红外光、x射线、粒子等的入射量分布摄像为图像的固态摄像器件等整体固态摄像器件(物理量分布检测器件)，或者广义来说，可应用于用于检测诸如压力或电容量等其他物理量的分布并捕获图像的指纹检测传感器。

上述每个实施例的电路构造已被描述为使用电子作为电荷的电路构造。此外，在本发明中可采用使用正空穴作为电荷的电路构造。另外，即使通过使用重新布置晶体管的极性(nmos晶体管和pmos晶体管)的电路构造，也能够实现每个上述电路构造。在此情况下，被输入到晶体管的控制信号为彼此相反的hi信号和low信号。

在每个上述实施例中，参考信号ref被描述为电平(电压)随着时间的流逝单调地减小的斜坡信号。此外，参考信号ref可被设定为电平(电压)随着时间的流逝而单调地增加的斜坡信号。

此外，还可以采用将上述多个实施例的全部或部分组合的模式。还可以采用将上述实施例中未说明的其它实施例中的两者适当地组合的模式。

顺便一提，说明书中说明的有益效果仅用于说明，而不是用于限制。因此还存在除说明书中记载有益效果之外的其他有益效果。

此外，本发明可以具有如下构造。

(1)一种固态摄像器件，其中，在所述固态摄像器件中，排列有多个像素的像素阵列单元中的一部分像素为第一单位像素，所述第一单位像素至少具有一个光电转换元件以及溢出累积电容器，并且在所述像素阵列单元中针对一个或多个所述第一单位像素设置有一个ad转换器。

(2)根据上述(1)所述的固态摄像器件，其中，针对多个所述第一单位像素设置有一个所述ad转换器。

(3)根据上述(2)所述的固态摄像器件，其中，多个所述第一单位像素被构造成使得浮动扩散层和用于复位所述浮动扩散层的电荷的复位晶体管被共用。

(4)根据上述(1)至(3)中任一项所述的固态摄像器件，其中，针对第二单位像素和一个所述第一单位像素设置有一个所述ad转换器，所述第二单位像素不具有所述溢出累积电容器且至少具有光电转换元件。

(5)根据上述(4)所述的固态摄像器件，其中，所述第一单位像素是高光强度像素，且所述第二单位像素是低光强度像素。

(6)根据上述(1)至(5)中任一项所述的固态摄像器件，其中，在所述固态摄像器件中，所述像素阵列单元中的一部分像素为第二单位像素，所述第二单位像素不具有所述溢出累积电容器且至少具有所述光电转换元件，并且在所述像素阵列单元中针对一个或多个所述第二单位像素设置有一个所述ad转换器。

(7)根据上述(6)所述的固态摄像器件，其中，

针对一个所述第一单位像素设置有一个所述ad转换器，且

针对一个所述第二单位像素设置有一个所述ad转换器，且

(8)根据上述(1)至(7)中任一项所述的固态摄像器件，其中，所述固态摄像器件为后表面照射型。

(9)根据上述(1)至(8)中任一项所述的固态摄像器件，其中，所述固态摄像器件是通过堆叠多个半导体基板构造的。

(10)根据上述(1)至(9)中任一项所述的固态摄像器件，其中，

所述ad转换器输出通过对所述第一单位像素的像素信号进行ad转换获得的数字值，且

在所述像素阵列单元外部的信号处理电路中执行所述第一单位像素的cds处理。

(11)根据上述(10)所述的固态摄像器件，其中，所述ad转换器依次输出通过对所述第一单位像素的像素信号进行ad转换获得的p相数据和d相数据。

(12)根据上述(10)所述的固态摄像器件，其中，所述ad转换器同时输出通过对所述第一单位像素的像素信号进行ad转换获得的p相数据和d相数据。

(13)根据上述(10)所述的固态摄像器件，其中，所述ad转换器对所述第一单位像素的像素信号进行ad转换，并输出cds处理之后的数字值。

(14)根据上述(1)至(13)中任一项所述的固态摄像器件，其中，所述固态摄像器件还包括：

信号处理电路，所述信号处理电路执行从所述第一单位像素获得的高光强度像素信号和低光强度像素信号的信号合成处理。

(15)根据上述(1)至(14)中任一项所述的固态摄像器件，其中，所述固态摄像器件还包括：

信号处理电路，所述信号处理电路执行信号判定处理，以判定从所述第一单位像素获得的高光强度像素信号和低光强度像素信号之中的哪个信号被输出。

(16)根据上述(15)所述的固态摄像器件，其中，所述信号处理电路判定所述低光强度像素信号的p相数据是否为最大值，且判定所述高光强度像素信号和所述低光强度像素信号之中的哪个信号被输出。

(17)根据上述(1)至(16)中任一项所述的固态摄像器件，其中，所述第一单位像素还包括第一传输晶体管和第二传输晶体管，所述第一传输晶体管将所述光电转换元件的电荷传输到所述浮动扩散层，且所述第二传输晶体管将所述光电转换元件的电荷传输到所述溢出累积电容器。

(18)一种用于控制固态摄像器件的方法，其中，在所述固态摄像器件中，排列有多个像素的像素阵列单元中的一部分像素为单位像素，所述单位像素至少具有一个光电转换元件以及溢出累积电容器，并且在所述像素阵列单元中针对一个或多个所述单位像素设置有一个ad转换器，所述方法包括：

在所述像素阵列单元中，使所述固态摄像器件将所述单位像素的像素信号转换成数字值并输出所述数字值。

(19)一种包括固态摄像器件的电子设备，其中，在所述固态摄像器件中，排列有多个像素的像素阵列单元中的一部分像素为单位像素，所述单位像素至少具有一个光电转换元件以及溢出累积电容器，并且在所述像素阵列单元中针对一个或多个所述单位像素设置有一个ad转换器。

附图标记列表

1固态摄像器件；12像素阵列单元；bl块；cl簇；16信号处理电路/水平控制电路；17i/o电路；21像素；41像素电路；42adc；42l、42r比较电路/锁存器列；42rcl、42lcl比较电路锁存器组；43中继器列；51比较电路；52锁存单元；61差分输入电路；62电压转换电路；63正反馈电路；71锁存控制电路；72锁存值存储单元；72dd锁存值存储单元；72pp锁存值存储单元；221移位寄存器；222双向缓冲电路；231d-f/f；232中继器电路；321光电二极管；322第一传输晶体管；323fd(浮动扩散层)；324第二传输晶体管；325横向溢出累积电容器(lofic)；326复位晶体管；327放电晶体管；328第三传输晶体管；351a第一半导体基板；351b第二半导体基板；351c第三半导体基板；362滤色器；363ocl(片上透镜)；411u/d计数器；500摄像器件；502固态摄像器件。