一种基带控制系统的制作方法

本实用新型涉及无线通信技术领域，具体的说，是一种基带控制系统。

背景技术：

本实用新型采用一片Xilinx的ZYNQ芯片系列XC7Z100以及一片K7芯片系列的XC7K410T，其中ZYNQ芯片负责控制以及业务管理，K7芯片负责基带算法处理，ZYNQ芯片与K7芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本实用新型搭载最高采样率3Gbps双通道14bits的高速ADC，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速DAC，可实现3.2GHz0.5GHz的中频信号输出。

技术实现要素：

本实用新型的目的在于提供一种基带控制系统，本实用新型采用一片Xilinx的ZYNQ芯片以及一片FPGA芯片，其中ZYNQ芯片负责系统的控制以及业务管理，FPGA芯片负责系统基带算法处理，ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本实用新型搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。

本实用新型通过下述技术方案实现：一种基带控制系统，包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、数模转换器、高速数模转换器、高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，所述数模转换器为AD5682、高速数模转换器为AD9163、高速模数转换器为AD6688；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片包括PS侧和PL侧，所述PS侧包括BANK500端口、BANK501端口、BANK502端口，所述PL侧包括BANK0端口、HP端口、HR端口、GTX端口；所述FPGA芯片包括GTX端口、HP端口、HR端口、BANK0端口；所述FPGA芯片通过4组GTX高速串行总线与ZYNQ芯片的GTX端口连接。

进一步地，为了更好的实现本实用新型，所述AD5682与ZYNQ芯片的HR端口连接，AD6688分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接，AD9163分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接。

进一步地，为了更好的实现本实用新型，所述QSPI和EMMC分别与ZYNQ芯片的BANK500端口连接；大小为8Gb+1Gb的所述DDR3L分为三块DDR3L，分别为两块大小为256Mb*16的DDR3L和一块大小为128Mb*16的DDR3L；两块大小为256Mb*16的所述DDR3L分别与ZYNQ芯片的BANK502端口连接，一块大小为128Mb*16的所述DDR3L与ZYNQ芯片的HP端口连接。

进一步地，为了更好的实现本实用新型，还包括LMX2572、ADCLK944、HMC7043；所述LMX2572分别与ZYNQ芯片的HP端口和ZYNQ芯片的HR端口连接；所述ADCLK944的输入端与LMX2572连接，ADCLK944的输出端分别与HMC7043和AD9163连接；所述HMC7043分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口、ZYNQ芯片的GTX端口、FPGA芯片的GTX端口、AD6688以及AD9163连接。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片的HP端口与FPGA芯片的HP端口连接，FPGA芯片的BANK0端口的done信号连接在ZYQN芯片的HR端口上。

进一步地，为了更好的实现本实用新型，还包括分别与ZYNQ芯片的HR端口连接的16路数字量输入输出接口、中频模块、GPS秒脉冲接口、射频模块、指示灯、SFP光模块，以及与FPGA芯片的HR端口连接的4路数字量输入输出接口。

进一步地，为了更好的实现本实用新型，还包括两个JTAG接口，分别与ZYNQ芯片的BANK0端口和FPGA芯片的BANK0端口连接。

进一步地，为了更好的实现本实用新型，还包括分别接入ZYNQ芯片的BANK501端口的调试串口、TF卡接口以及千兆以太网。

进一步地，为了更好的实现本实用新型，所述ZYNQ芯片为XC7Z100-2FFG900I，FPGA芯片为K7系列的XC7K410T-2FFG900I。

工作原理：

本实用新型采用一片Xilinx的ZYNQ芯片以及一片FPGA芯片，其中ZYNQ芯片负责系统的控制以及业务管理，FPGA芯片负责系统基带算法处理，ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本实用新型搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。

本实用新型与现有技术相比，具有以下优点及有益效果：

（1）本实用新型的ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐；

（2）本实用新型搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。

附图说明

图1为本系统原理框图。

具体实施方式

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1：

本实用新型通过下述技术方案实现，如图1所示，一种基带控制系统，包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、数模转换器、高速数模转换器、高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，所述数模转换器为AD5682、高速数模转换器为AD9163、高速模数转换器为AD6688；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接。

需要说明的是，通过上述改进，本实用新型采用一片Xilinx的ZYNQ芯片以及一片FPGA芯片，其中ZYNQ芯片负责系统的控制以及业务管理，FPGA芯片负责系统基带算法处理，ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本实用新型搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。

所述QSPI的大小为128Mbit，QSPI执行读取ZYNQ芯片中的FSBL文件；EMMC的大小为8GB，是一种嵌入式多媒体控制器，带有多媒体卡接口、快闪存储器及主控制器，接口电压为1.8V或3.3V，EMMC的应用针对于存储容量有较高要求的消费电子产品，完成对ZYNQ芯片中系统文件的加载，并且加载成功后自动完成对FPGA芯片的启动和配置；DDR3L的大小为8Gb+1Gb，是一种低电压版的内存条，所需电压由前身DDR3的5V降为1.35V，大大节省了功耗，与QSPI和EMMC配合使用，存储系统文件和FPGA bit文件。

所述数模转换器AD5682为14bit、SPI接口的DAC芯片，用于调整板载100MHz晶振的频率。所述高速数模转换器AD9163为双通道14bit的高速ADC，可实现中心频率800MHz、带宽1GHz的信号采样。所述高速模数转换器AD6688为16bit、最高12Gsps数据更新率的高速DAC，可实现3.2GHz,带宽1GHz的信号输出。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例2：

本实施例在上述实施例的基础上做进一步优化，如图1所示，所述ZYNQ芯片包括PS侧和PL侧，所述PS侧包括BANK500端口、BANK501端口、BANK502端口，所述PL侧包括BANK0端口、HP端口、HR端口、GTX端口；所述FPGA芯片包括GTX端口、HP端口、HR端口、BANK0端口；所述FPGA芯片通过4组GTX高速串行总线与ZYNQ芯片的GTX端口连接。

需要说明的是，通过上述改进，ZYNQ芯片基于Xilinx的可扩展处理平台结构，该结构在单芯片内集成了基于具有丰富特点的双核ARMCortex-A9MPCore多核处理器的处理系统即PS，和Xilinx可编程逻辑即PL。其中，ARMCortex-A9MPCore处理器是整个架构的核心，外部存储器接口、及丰富的外设资源，PL可看做完全可编程的外设挂载在PS上，PL 通过各数据互联接口与 PS进行交互。

所述ZYNQ芯片的PS侧的端口包括BANK500、BANK501、BANK502，PL侧的端口包括BANK0、HP、HR、GTX。

所述FPGA芯片的端口包括GTX、HP、HR、BANK0，所述FPGA芯片通过4组GTX高速串行总线与ZYNQ芯片的GTX端口连接进行数据通信，实现最大40GSps的数据吞吐。

所述ZYNQ芯片的端口BANK500包含PS侧的上电复位、系统时钟输入、启动模式配置等功能以及部分专用通信接口，如QSPI、EMMC；ZYNQ芯片的端口BANK501包含PS侧的部分专用通信接口，如Ethernet、USB、CAN；BANK502为DDR专用通信接口。

端口GTX是一种ZYNQ芯片以及FPGA芯片的片内低功耗吉比特收发器，配置灵活，功能强大，与内部其他逻辑紧密联系，可用于实现多种高速串行接口（PCIE、Aurora）。

ZYNQ芯片的BANK0主要包含配置接口，如JTAG、XADC以及相关配置指示引脚；

ZYNQ芯片的PL侧依据管脚速率以及电压范围分为端口HP（high-Performance）和端口HR（High-Range），端口HP的电压范围为1.2~1.8V，端口HR的电压范围为1.2~3.3V，但是HP比HR支持更快的信号速率。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例3：

本实施例在上述实施例的基础上做进一步优化，如图1所示，所述AD5682与ZYNQ芯片的HR端口连接，AD6688分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接，AD9163分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接；

所述QSPI和EMMC分别与ZYNQ芯片的BANK500端口连接；

大小为8Gb+1Gb的所述DDR3L分为三块DDR3L，分别为两块大小为256Mb*16的DDR3L和一块大小为128Mb*16的DDR3L；两块大小为256Mb*16的所述DDR3L分别与ZYNQ芯片的BANK502端口连接，一块大小为128Mb*16的所述DDR3L与ZYNQ芯片的HP端口连接。

需要说明的是，通过上述改进，PS侧的专用DDR接口最大支持15bit地址线以及32bit数据线，最大支持DDR容量为8Gb；故外挂2片256M*16bit的DDR3L，总容量大小为8Gb。

PL侧采用逻辑生成的DDR控制器，主要用于光纤数据错误重传缓存，根据系统实际需求，故外挂1片128*16bit的DDR3L，总容量大小为1Gb。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例4：

本实施例在上述实施例的基础上做进一步优化，如图1所示，还包括LMX2572、ADCLK944、HMC7043；

所述LMX2572分别与ZYNQ芯片的HP端口和ZYNQ芯片的HR端口连接；

所述ADCLK944的输入端与LMX2572连接，ADCLK944的输出端分别与HMC7043和AD9163连接；

所述HMC7043分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口、ZYNQ芯片的GTX端口、FPGA芯片的GTX端口、AD6688以及AD9163连接。

需要说明的是，通过上述改进，所述LMX2572为锁相环芯片，用于产生两路高速时钟，一路提供给AD6688，作为AD6688的采样时钟，另一路提供给ADCLK944。

ADCLK944为高速时钟分配器，用于将由LMX2572输入的一路高速时钟分为四路同频时钟。一路提供给AD9163，另一路提供给HMC7043。

HMC7043为时钟分频器，用于将由ADCLK944输入的一路高速时钟分为多路204B协议芯片用的参考时钟。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例5：

本实施例在上述实施例的基础上做进一步优化，如图1所示，所述ZYNQ芯片的HP端口与FPGA芯片的HP端口连接，FPGA芯片的BANK0端口的done信号连接在ZYQN芯片的HR端口上。

需要说明的是，通过上述改进，所述ZYNQ芯片的HP端口与FPGA芯片的HP端口采用17对LVDS接口互接，作为备用数据通路；FPGA芯片的BANK0端口的done信号连接在ZYNQ芯片的HR端口上，用于检测FPGA是否加载成功。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例6：

本实施例在上述实施例的基础上做进一步优化，如图1所示，还包括分别与ZYNQ芯片的HR端口连接的16路数字量输入输出接口、中频模块、GPS秒脉冲接口、射频模块、指示灯、SFP光模块，以及与FPGA芯片的HR端口连接的4路数字量输入输出接口。

需要说明的是，通过上述改进，本系统可实现对基带箱体内的温度检测，关键电压检测，如ZYNQ芯片、FPGA芯片、高速ADC、高速DAC、DDR3L等的电压，关键电流电测，如中频模块、射频模块等的电流。

ZYNQ芯片、FPGA芯片的关键电压由ZYNQ以及FPGA芯片内部的XADC实现。

高速ADC、高速DAC、DDR3L的各个电源芯片均有PG(Power-Good)指示引脚，这些引脚均连接在ZYNQ的PL侧，根据各个电源芯片的PG脚状态，可以判断高速ADC、高速DAC、DDR3L的各路电源电压是否正常。

基带箱体内部的温度检测、关键电流检测，如中频模块电流、射频模块电流、系统工作电流均通过外接AD7417芯片实现。AD7417为集成数字温度传感器，带4路10bit ADC接口，将中频模块电流、射频模块电流以及系统工作电流转换为电压连接在AD7417的ADC接口，实现电流信号采集。

ZYNQ芯片与中频模块和射频模块连接，实现对中频模块和射频模块的管理和控制。

GPS秒脉冲接口接入同步信号，实现车地无线通信系统跨平台同步。

外接指示灯，实现基带箱体信号灯状态指示，让工作人员快速识别基带系统的状态。

SFP光模块接入光纤，是系统管理以及业务数据的出入口，本基带控制系统兼容千兆光模块以及万兆光模块。

与ZYNQ芯片连接的16路数字量输入输出接口和与FPGA芯片连接的4路数字量输入输出接口实现系统数字信号的输入和输出。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例7：

本实施例在上述实施例的基础上做进一步优化，如图1所示，还包括两个JTAG接口，分别与ZYNQ芯片的BANK0端口和FPGA芯片的BANK0端口连接；还包括分别接入ZYNQ芯片的BANK501端口的调试串口、TF卡接口以及千兆以太网。

需要说明的是，通过上述改进，所述调试串口用于对ZYNQ芯片调试的信息进行打印。

TF卡接口接入TF卡负责系统单板的自检，结合指示灯工作人员可收到异常警告。

千兆以太网通过JTAG接口对ZYNQ芯片和FPGA芯片进行调试，简化了调试工作量。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例8：

本实施例在上述实施例的基础上做进一步优化，如图1所示，所述ZYNQ芯片为XC7Z100-2FFG900I，FPGA芯片为K7系列的XC7K410T-2FFG900I。

需要说明的是，通过上述改进，本实施例采用Xilinx公司的ZYNQ芯片系列XC7Z100-2FFG900I，内部集成了基于具有丰富特点的双核ARMCortex-A9MPCore多核处理器，该芯片不仅拥有优异的性能与硬件设计的可扩展性，而且能降低硬件成本与功耗。FPGA芯片采用K7系列的XC7K410T-2FFG900I，设计自由度高，电路稳定性强。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例9：

本实施例为本实用新型最佳实施例，如图1所示，包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、三个高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，三个所述高速模数转换器分别为AD5682、AD6688、AD9163；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接；

所述ZYNQ芯片包括PS侧和PL侧，所述PS侧包括BANK500端口、BANK501端口、BANK502端口，所述PL侧包括BANK0端口、HP端口、HR端口、GTX端口；所述FPGA芯片包括GTX端口、HP端口、HR端口、BANK0端口；所述FPGA芯片通过4组GTX高速串行总线与ZYNQ芯片的GTX端口连接；

所述AD5682与ZYNQ芯片的HR端口连接，AD6688分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接，AD9163分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接；

所述QSPI和EMMC分别与ZYNQ芯片的BANK500端口连接；大小为8Gb+1Gb的所述DDR3L分为三块DDR3L，分别为两块大小为256Mb*16的DDR3L和一块大小为128Mb*16的DDR3L；两块大小为256Mb*16的所述DDR3L分别与ZYNQ芯片的BANK502端口连接，一块大小为128Mb*16的所述DDR3L与ZYNQ芯片的HP端口连接；

还包括LMX2572、ADCLK944、HMC7043；所述LMX2572分别与ZYNQ芯片的HP端口和ZYNQ芯片的HR端口连接；所述ADCLK944的输入端与LMX2572连接，ADCLK944的输出端分别与HMC7043和AD9163连接；所述HMC7043分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口、ZYNQ芯片的GTX端口、FPGA芯片的GTX端口、AD6688以及AD9163连接；

所述ZYNQ芯片的HP端口与FPGA芯片的HP端口连接，FPGA芯片的BANK0端口的done信号连接在ZYQN芯片的HR端口上；

还包括分别与ZYNQ芯片的HR端口连接的16路数字量输入输出接口、中频模块、GPS秒脉冲接口、射频模块、指示灯、SFP光模块，以及与FPGA芯片的HR端口连接的4路数字量输入输出接口；

还包括两个JTAG接口，分别与ZYNQ芯片的BANK0端口和FPGA芯片的BANK0端口连接；

还包括分别接入ZYNQ芯片的BANK501端口的调试串口、TF卡接口以及千兆以太网；

所述ZYNQ芯片为XC7Z100-2FFG900I，FPGA芯片为K7系列的XC7K410T-2FFG900I。

需要说明的是，通过上述改进，本实用新型采用一片Xilinx的ZYNQ芯片XC7Z100-2FFG900I以及一片FPGA芯片K7系列的XC7K410T-2FFG900I，ZYNQ芯片基于Xilinx的可扩展处理平台结构，该结构在单芯片内集成了基于具有丰富特点的双核ARMCortex-A9MPCore多核处理器的处理系统即PS，和Xilinx可编程逻辑即PL。其中，ARMCortex-A9MPCore处理器是整个架构的核心，外部存储器接口、及丰富的外设资源，PL可看做完全可编程的外设挂载在PS上，PL 通过各数据互联接口与 PS进行交互。ZYNQ芯片负责系统的控制以及业务管理，FPGA芯片负责系统基带算法处理，ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本实用新型搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。

所述ZYNQ芯片的PS侧的端口包括BANK500、BANK501、BANK502，PL侧的端口包括BANK0、HP、HR、GTX。

所述FPGA芯片的端口包括GTX、HP、HR、BANK0，所述FPGA芯片通过4组GTX高速串行总线与ZYNQ芯片的GTX端口连接进行数据通信，实现最大40GSps的数据吞吐。

所述ZYNQ芯片的端口BANK500包含PS侧的上电复位、系统时钟输入、启动模式配置等功能以及部分专用通信接口，如QSPI、EMMC；ZYNQ芯片的端口BANK501包含PS侧的部分专用通信接口，如Ethernet、USB、CAN；BANK502为DDR专用通信接口。

端口GTX是一种ZYNQ芯片以及FPGA芯片的片内低功耗吉比特收发器，配置灵活，功能强大，与内部其他逻辑紧密联系，可用于实现多种高速串行接口（PCIE、Aurora）。

ZYNQ芯片的BANK0主要包含配置接口，如JTAG、XADC以及相关配置指示引脚；

ZYNQ芯片的PL侧依据管脚速率以及电压范围分为端口HP（high-Performance）和端口HR（High-Range），端口HP的电压范围为1.2~1.8V，端口HR的电压范围为1.2~3.3V，但是HP比HR支持更快的信号速率。

PS侧的专用DDR接口最大支持15bit地址线以及32bit数据线，最大支持DDR容量为8Gb；故外挂2片256M*16bit的DDR3L，总容量大小为8Gb。

PL侧采用逻辑生成的DDR控制器，主要用于光纤数据错误重传缓存，根据系统实际需求，故外挂1片128*16bit的DDR3L，总容量大小为1Gb。

所述LMX2572为锁相环芯片，用于产生两路高速时钟，一路提供给AD6688，作为AD6688的采样时钟，另一路提供给ADCLK944。

ADCLK944为高速时钟分配器，用于将由LMX2572输入的一路高速时钟分为四路同频时钟。一路提供给AD9163，另一路提供给HMC7043。

HMC7043为时钟分频器，用于将由ADCLK944输入的一路高速时钟分为多路204B协议芯片用的参考时钟。

另外，本系统可实现对基带箱体内的温度检测，关键电压检测，如ZYNQ芯片、FPGA芯片、高速ADC、高速DAC、DDR3L等的电压，关键电流电测，如中频模块、射频模块等的电流。ZYNQ芯片、FPGA芯片的关键电压由ZYNQ以及FPGA芯片内部的XADC实现。高速ADC、高速DAC、DDR3L的各个电源芯片均有PG(Power-Good)指示引脚，这些引脚均连接在ZYNQ的PL侧，根据各个电源芯片的PG脚状态，可以判断高速ADC、高速DAC、DDR3L的各路电源电压是否正常。

基带箱体内部的温度检测、关键电流检测，如中频模块电流、射频模块电流、系统工作电流均通过外接AD7417芯片实现。AD7417为集成数字温度传感器，带4路10bit ADC接口，将中频模块电流、射频模块电流以及系统工作电流转换为电压连接在AD7417的ADC接口，实现电流信号采集。

ZYNQ芯片与中频模块和射频模块连接，实现对中频模块和射频模块的管理和控制。

GPS秒脉冲接口接入同步信号，实现车地无线通信系统跨平台同步。

外接指示灯，实现基带箱体信号灯状态指示，让工作人员快速识别基带系统的状态。

SFP光模块接入光纤，是系统管理以及业务数据的出入口，本基带控制系统兼容千兆光模块以及万兆光模块。

与ZYNQ芯片连接的16路数字量输入输出接口和与FPGA芯片连接的4路数字量输入输出接口实现系统数字信号的输入和输出。

所述调试串口用于对ZYNQ芯片调试的信息进行打印。

所述TF卡接口接入TF卡负责系统单板的自检，结合指示灯工作人员可收到异常警告。

千兆以太网通过JTAG接口对ZYNQ芯片和FPGA芯片进行调试，简化了调试工作量。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。