一种用于数字移频直放站的参考时钟恢复装置的制作方法

本实用新型涉及数字移频直放站技术领域，尤其涉及一种用于数字移频直放站的参考时钟恢复装置。

背景技术：

数字移频直放站利用变频技术，使用覆盖频点以外的频率进行传输，实现了远端站的全向覆盖，并且在传输上避免使用昂贵的光纤资源，安装使用方便，非常适合城市小区，高速公路，山区，农村，岛屿的信号覆盖。数字移频直放站在近端直接将信号数字化后打包调制并通过无线信道传输给远端，相比于模拟移频直放站，数字移频直放站在传输过程中不会恶化信号的信噪比，扩大了覆盖范围，减小了对基站的噪声影响。数字移频直放站的一个核心要求是，远端需要准确无误的纠正信号频偏，如果有频偏误差存在，就会增加正常的无线信号频偏，并且数字信号处理部分也会有信号溢出问题。

传统的处理方法是在近端发送的数据包里插入参考序列，在远端通过计算序列的相位差来计算近远端的频率误差，将频率误差直接在数字域补偿在信号上了，这个方案可以很大程度上纠正信号频率误差，但是由于有adc采样定时误差的存在，做不到零频率误差，使得在数字信号处理部分仍然有信号溢出风险。

现针对以上问题设计出一种用于数字移频直放站的参考时钟恢复装置。

技术实现要素：

本实用新型的目的在于提供一种用于数字移频直放站的参考时钟恢复装置，具备能够利用从数字移频直放站近端发来的单音参考信号，准确无误的恢复出一个零频率误差的高信噪比的参考时钟的优点，解决了数字移频直放站近端和远端时钟零频率误差的问题。

为达到上述目的，本实用新型采用如下技术方案：一种用于数字移频直放站的参考时钟恢复装置，包括射频锁相环、射频下变频混频器、核心逻辑处理器、射频上变频混频器、射频滤波器、时钟分频器，所述射频锁相环连接射频下变频混频器以及射频上变频混频器，所述射频下变频混频器的输入端连接有射频放大器，所述射频下变频混频器的输入端连接有中频滤波器，所述中频滤波器通过adc与核心逻辑处理器相连接，核心逻辑处理器通过dac连接射频上变频混频器，所述射频上变频混频器通过射频滤波器与时钟分频器相连接。

进一步的，所述核心逻辑处理器包括ddc模块，单音信号频率计算模块，dds模块，duc模块，所述ddc模块与单音信号频率计算模块，所述单音信号频率计算模块与dds模块，所述dds模块与duc模块相连接；

ddc模块用于将adc采集进来的数字中频信号转换为低速率的基带iq信号；

单音信号频率计算模块用于通过计算多个点的基带iq信号前后样点间的相位差、取平均值，减小噪声对频率计算的影响，并计算得到基带单音信号的频率控制字，将基带单音信号频率控制字输入到dds模块；

dds模块产生一个高信噪比的同频率基带单音信号；duc模块将基带单音信号转换为高数字中频的单音信号，并传输至dac模块。

进一步的，ddc模块为数字下变频模块，即digitaldownconversion；dds模块为直接数字频率合成模块，即directdigitalfrequencysynthesis；duc模块为数字上变频模块，即digitalupconversion。

进一步的，所述adc为模拟/数字转换器，所述dac为数字/模拟转换器。

进一步的，核心逻辑处理器为现场可编程门阵列fpga，即field－programmablegatearray。

本实用新型与现有技术相比具有的有益效果是：

1.能够利用从数字移频直放站近端发来的单音参考信号，准确无误的恢复出一个零频率误差的高信噪比的参考时钟，该参考时钟用于远端时钟锁相环的参考时钟，使得整个数字移频直放站远端的工作时钟频率完全实时的同步到了近端时钟。

附图说明

附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：

图1为本实用新型提出的一种用于数字移频直放站的参考时钟恢复装置的硬件架构框图；

图2为fpga内部功能框图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

参照图1-2，一种用于数字移频直放站的参考时钟恢复装置，包括射频锁相环、射频下变频混频器、核心逻辑处理器、射频上变频混频器、射频滤波器、时钟分频器，所述射频锁相环连接射频下变频混频器以及射频上变频混频器，所述射频下变频混频器的输入端连接有射频放大器，所述射频下变频混频器的输入端连接有中频滤波器，所述中频滤波器通过adc与核心逻辑处理器相连接，核心逻辑处理器通过dac连接射频上变频混频器，所述射频上变频混频器通过射频滤波器与时钟分频器相连接。

所述核心逻辑处理器包括ddc模块，单音信号频率计算模块，dds模块，duc模块，所述ddc模块与单音信号频率计算模块，所述单音信号频率计算模块与dds模块，所述dds模块与duc模块相连接；

ddc模块用于将adc采集进来的数字中频信号转换为低速率的基带iq信号；

单音信号频率计算模块用于通过计算多个点的基带iq信号前后样点间的相位差、取平均值，减小噪声对频率计算的影响，并计算得到基带单音信号的频率控制字，将基带单音信号频率控制字输入到dds模块；

dds模块产生一个高信噪比的同频率基带单音信号；duc模块将基带单音信号转换为高数字中频的单音信号，并传输至dac模块。

ddc模块为数字下变频模块，即digitaldownconversion；dds模块为直接数字频率合成模块，即directdigitalfrequencysynthesis；duc模块为数字上变频模块，即digitalupconversion。

所述adc为模拟/数字转换器，所述dac为数字/模拟转换器。

核心逻辑处理器为现场可编程门阵列fpga，即field－programmablegatearray。

使用时，ddc模块将模拟/数字转换器adc采集进来的数字中频信号转换为低速率的基带iq信号，单音信号频率计算模块通过计算4096个点的基带iq信号前后样点间的相位差，取平均值，从而减小噪声对频率计算的影响，计算得到基带单音信号的频率控制字，将基带单音信号频率控制字输入到dds模块，产生一个高信噪比的同频率基带单音信号，基带单音信号经过duc模块，转换为高数字中频的单音信号，传输给数字/模拟转换器dac模块。经过模拟链路的射频上变频混频器，生成一个频率与数字移频直放站近端发送的参考信号频率精确一致的单音信号，该单音信号经过时钟分频器分出频率适中的时钟锁相环参考信号，用作于数字移频直放站远端机的时钟锁相环参考时钟，从而实现了数字移频直放站近端与远端的时钟精确同步。

本实用新型未详述之处，均为本领域技术人员的公知技术。

尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。