专利名称：数字-数字码转换器的制作方法
技术领域：
本发明涉及为获得良好分辨率而应用Sinc3处理的数字-数字码转换器。
人们对模-数转换的过取样方法(Oversamplingmethod)很感兴趣，因为这可以取消对精确的模拟电路和滤波器的需要。这方面的例子可以参看(1)“IEEETransactionsonCommunications，Vol.COM-29，NO.6，June1981”第815-830页J.C.Candy等人的文章;(2)“IEEETransactionsonCommunications，Vol.COM33，NO.3，March1985”第249-258页J.C.Candy的文章(3)“IEEETransactionsonCommunications，Vol.COM-34，NO.1，January1986”第72-76页J.C.Candy的文章。该方法依靠一个简单的调制器，以非常高的速度把信号转换成数字的形式。这种调制技术采用了数字电路中的低通滤波和以低速率重新采样，即所谓的“分样”(decimation)方法。更具体地说，所谓分样就是把数字调制的信号从高采样率的短字转换为较低采样率(例如尼奎斯特速率)的较长字。
已经发现，把重新采样的概念引入到数字滤波器可大大地简化这种电路。例如1981年7月28日颁发给J.C.Candy等人的美国专利第4，281，318号公开了一种两级的数字-数字码转换器(或分样滤波器)，它接收mf0速率的采样输入系列，运用重叠三角累加(overlapping triangular accumulation)方法产生fo速率的输出采样的对应系列。Candy等人在那篇具有两级数字-数字码转换器的专利文献中揭示出对于以西格马(Sigma)德尔他(delta)调制进行分样，该分样滤波器要求比调制器多一级。
先有技术中的问题是希望提供一种与Candy等人专利的结构相似的数字-数字码转换器而使其输出信号的分辨率获得改进。
按照本发明解决了先有技术中的问题，本发明涉及一种数字-数字码转换器，它包括三个串联级以实现Sinc3处理，并允许在西格马德尔他调制器中采用第二级，从而取得了改进的分辨率。
本发明的一个目标是提供一种数字-数字码转换器(或分样器)，它包括输入端，输出端，以及联接于输入和输出端之间的处理装置，该处理装置对在输入端接收的N个数字样本值的每个顺序输入群进行Sinc3处理，以在输出端产生速率为1/N的单一数字输出代表值。
图1是按照本发明的一个优选数字-数字码转换器的结构方框图;
图2表示图1的代码转换器所用的典型时钟信号;
图3-13图示如何在图1数字-数字码转换器三级中的各分离点上对典型的顺序8样本输入群的每个样本进行总体加权，以产生Sinc3处理后的相关联的输出信号值;
图14图示如何按照图3-13的总体加权图，由每个典型8样本串行接收输入群的总体加权产生图1的代码转换器的每个单一输出信号值。
图1示出按照本发明的数字-数字码转换器(或分样器)10的优选结构，该优选结构包括三个串联级11，12和13，从而实现对输入信号的每个N样本群的Sinc3处理。作为定义，可以认为每个样本是包括任意位数的一个数字字。然而，以后我们将假定每个输入字只包括一位，它具有“0”值或“1”值，但在电路的其它工作点，特别是在输出端可出现带较长位数的字。
更具体地说，图1的代码转换器10在第一级11的输入端接收采样率为每秒1/τ个样本的第一采样率的输入信号X，并由此在第三级的输出端产生为输入信号X采样率的1/N的低采样率输出信号Y。在图1的代码转换器10中，为了三级中某些电路里的定时需要，采用了两个时钟C1和C2，在图2中示出了这两个时钟C1、C2的脉冲序列以及一个反相的时钟序列C2。如图2所示，时钟C1的钟脉冲相应于输入信号X的每个N样本群中的数字样本值的采样速率(1/τ);而时钟C2的脉冲相应于输出信号Y的采样率，它为输入信号采样率的1/N。如上所述，时钟C2只是时钟C2的反相。
在图1的代码转换器中，第一级11的加法器201接收采样率为1/τ的输入信号X。每隔τ秒，在加法器201中把输入信号X的每个数字样本值加到寄存器211的内容中，并经门221由时钟信号C2把加法器201的输出选通到寄存器211。在第一级11中进行这一工作的同时，把加法器201的输出送到第二级12的加法器202，在这里，每隔τ秒把加法器201的这一输出加到寄存器212当前的内容中去。然后在时钟C2的选通下，经门222把从加法器202的输出结果送回到寄存器212。再把加法器202的输出送到第三级13中的加法器203里，并且每隔τ秒把寄存器213的当前内容加到加法器203，然后通过门223用其结果所形成的和值去更新寄存器213。
在每个N样本群的第N个样本时段，各个加法器201、202和203的输入信号是分别加到寄存器211、212和213的当前内容中去的。然而在第N个样本时段，时钟C2把门221、222和223禁止住一个样本时段，时钟C2则使加法器201、202和203形成的输出和分别转送到寄存器241、242和243。在每一群的第N个样本时段，由于这些寄存器被门221、222和223所禁止，它们得不到任何输入，所以寄存器211、212和213被清零。
上述这些动作使得以数值为Nτ秒的规则间隔而把一个群的N个顺序输入样本值的和置入寄存器241。寄存器241中的这个和可表示为Y1=Σn=1Nx(nτ)=x(τ)+x(2τ)……x(Nτ)=［1-z-N1-z-1］x (1)]]>这里X(nτ)代表输入样本，Z-1是延迟τ，而Z-N是延迟Nτ。然后，在第一级11重新开始这个循环。在寄存器241接收如式(1)所表示的一个群的N个相继输入样本值的和的同时，把一个群的输入样本的部分和之和(即第N个样本时段加法器202的输出)置入寄存器242，该部分和之和可表示为Y6=Σn=1NΣi=1nx(i τ)=Σn=1Nnx(nτ)=［1-z-N(1-z-1)2-N z-1(1-z-1)］x (2)]]>与此同时，把输入样本群部分和的部分和之和(即在一个群的第N个样本时段加法器203的输出)置入寄存器243，该部分和的部分和之和可表示为Y10=Σn=1NΣi=1nΣj=1ix(j τ)=Σn=1Nn2x(nτ)]]>=［1-z-N(1-z-1)3-Nz-N(1-Z-1)2-N(N-1)2z-N(1-z-1)］x]]>(3)寄存器241、242和243的输出是三个分立的信号，分别表示为Y1、Y6和Y10，在三级11-13中，以所希望的输出速率对它们进行进一步的处理，并在加法器37中被合并以产生净输出Y，这里y /x=N22z-N(1+z-N)y1+N z-N(1-z-N)(y2+y12)+(1-z-N)2y3]]>= ［1- z-N1-z-1］3=［Ns i n c (N f τ)s i n c (f τ)］3]]>(4)在实际上，以下三点具体情况使得用于这一分样或代码转换的电路能得到大大的简化。第一，输入字是短的，通常为一位，所以累加规模不需很大，但要求以很高的速度工作，通常是在分立的并行导线上传送这些字的各个位。第二，在寄存器241至243中的字是以低速率出现的，可在单线上以位的时间序列把它们从寄存器241、242和243输出，于是使后面的所有电路都很简单。最后，通常分样率为2的幂(2n)，所以，以N和N/2来相乘，只是对该字包含的有效位数的移位，无需任何算术运算。
在工作中，以后将假设，以C1时钟速率的每8个输入样本(N＝8)产生一个输出字。为便于表答，把8个输入样本的一个特殊的序列表示为X1-X8。如下所述，把这8个数字样本值累加，在寄存器241、242和243的每个上形成合成的数字样本值，并把它们分别表示为Y1、Y6和Y10。图3-13表示在输入端接收到的该群的8个输入数字样本值的每个是如何在与三级11-13中加权图相关联的位置进行总体加权(包括在所有前面位置采样值所用的任何权重)，从而实现Sinc3处理，并产生构成最后的单一数字输出值Y的累计的单一数字输出值。应该知道，在一个输入群中的每个输入数字样本值X1-X8都有自己的幅度或数值表示。因此，对于同图3-13相关联的每个位置，在相关联的代码转换器位置上的总体结果数字值Yi，从概念上来说，它是通过把相关联的图中所示的总体权重值，加到用于累加结果数字值的每个对应的8个示范的原输入数字样本值而得到的。
在图1中，第一级11中的寄存器241的输出信号Y1包括一个单一数字值，如图3中所示，它是通过分别用各个相应的单位权重W1-W8加权的每一输入群的8个(N＝8)示范的顺序输入数字样本值X1-X8的累加表示的。在乘法器25中，把寄存器241的输出信号Y1乘以 (N)/2 ，得出了数字值Y2，它表示加了总体权重的8个示范顺序输入数字样本值的累加，如图4中所示，包括了从输入端到乘法器25所用的所有权重。更具体地说，对于N＝8的典型情况，累加值Y2是这样得到的累加如图3中所示的，经过加权的一个群的8个数字样本值得到Y1，然后通过乘法器25用实际上加到各数字样本值上各自的权重 (N)/2 去相乘，从而形成了总体的单一累加值Y2。因此，图4表示，在原累加信号Y1中在此之前加到一个群的每一相应输入数字样本值上的总体权重值4乘以由乘法器25所加的权重以产生值Y2。
然后在乘法器26中把输出信号Y2乘以N以产生一个数字值Y3，它是图5中所示总体加权了的8个典型顺序输入数字样本值的累加。在加法器27中把输出数字值Y3加到第三级13中寄存器243的的输出数字值Y10上，以产生数字值Y4，它是图6中所示总体加权的8个典型顺序数字输入样本值的累加。在减法器28中，从数字值Y4里减掉来自第二级12的数值Y8，以产生来自第一级11的输出数值Y5，在延迟单元29中把它延迟一个输出字的时间周期Nτ。
在第二级12中，寄存器242的输出数字值Y6是图8中所示的加权了的8个典型顺序输入字样本的总数值。在乘法器30中把这个数值乘以N以产生总数值Y7，它是图9中所示的总体加权的8个典型顺序数字输入样本值的累加。在加法器31中把由第一级11中的乘法器25输出的数值Y2加到数字值Y7上，以产生总数值Y8，它是图10中所示的总体加权的8个输入数字样本值的累加。第二级12是一种组合，它包括(1)在加法器32中把数字值Y3加到来自第一级11的延迟输出数字值Y5上;(2)在加法器33中把加法器32的输出数字值加到数字值Y8上;(3)在减法器35中，把在乘法器34中经过N加权后的第三级13的输出数值Y10从加法器33的输出数字值中减掉。在把它们加到来自第一级11的数字值Y5之前，这些数字值的组合是以Y9所表示的总数字值，而Y9是图11中所示总体加权的8个典型顺序输入数字样本值的一个累加数字值。因此，从第一、第二和第三级(11-13)的输出数字值分别对应于图7、11和12中所示的加权的8个典型顺序输入数字样本，在加法器37的输出端形成了代码转换器10的输出数值Y。
应当知道，由于与N个样本值的输入群相关的顺序累计值是根据图2所示的C2时钟速率而在三级之间传送的，在第一级11中的加法器201的输入端上构成输入群的8个典型顺序输入信号样本(1)在第一输出字周期Nτ里产生了从第一级11的输出数字样本Y5;(2)在下一个接着的第二输出字周期Nτ里产生了从第二级12的输出数字值Y9;(3)在再下一个接着的第三输出字周期Nτ里产生了从第三级13的输出值Y10。因此，通过在延迟单元29中把第一级11的输出Y5延迟一个输出字周期Nτ;把延迟了的输出Y5加到第二级12的输出Y9上;再在延迟单元36中把此结果数字值再延迟一个输出字周期;然后把延迟后的结果值加到第三级13的输出Y10上;就获得了结果输出数值Y，它是在三级中按图13中所示加权的8个输入数字样本的累加。
因为每隔一个输出字周期三级中的每一级都输出一个新的数字值，而把三级中总计累计值合成产生一个相关的单一数字值输出Y，需要3个输出字周期，所以，三个顺序输出字的结果可用图14描述。图14的上部示出了分别对应于示范的第1-3输入群序列的图13的三个顺序的加权曲线40-42，每个顺序加权曲线40-42的起始互相间隔一个输出字周期。与三个输出字序列中第一个输出字的加权曲线40相联系的输出数字值43，出现在代码转换器10的三级中的Sinc3处理所必须的三个输出字周期的终了时，接着是分别与加权曲线41和42相联系的输出数字值44和45，它们都相隔一个输出字周期(Nτ)。从上述可知，按照本发明的图1的代码转换器或分样器(decimator)提供了Sinc3处理。
权利要求
1.一种数字一数字码转换器包括用于接收包括一系列群的输入信号的一个输入端，这里每个群包括以第一预定速率出现的N个分立数字样本值的序列，且N＞1；一个输出端；其特征在于，该代码转换器还包括处理装置，它按照在输入端上的输入信号，对每个输入群的N个数字样本值进行Sinc3处理，以便在输出端产生以第二预定速率的代表每一输入群的单个数字输出值，第二预定速率低于第一预定速率。
2.一种根据权利要求1的数字-数字码转换器，其特征在于，所述处理装置包括分别设置在该代码转换器的第一、第二和第三级的第一、第二和第三累加装置，累加装置和这些级都是串联安置的，并且每一累加装置包括用于把一个当前群周期中从前一级接收的每一数字样本值加到在该当前群周期中以前接收的数字样本值的当前累加值上的加法装置;分别设置在第一、第二和第三级中的第一、第二和第三子处理装置，用于处理在每群周期的末尾通过相关的累加装置所获得的总体累加值结果，并产生与每一输入群周期相关联的一个分立的适当加权中间值，把来自三级中每一级与一个输入群相关联的这些中间值进行组合，从而产生经Sinc3处理的从该代码转换器输出的单个数字输出代表值。
3.一种根据权利要求2的数字-数字码转换器，其特征在于，第一、第二和第三累加装置各包括一个用于暂时存储在当前群周期中从最邻近的前级接收的N个输出值的累加值的存储装置;一个用于把从代码转换器的最邻近前级接收的每一输出值与所述存储装置中存储的当前累加值相加，从而产生用于更新所述存储装置的新的总累加值的加法器;用于在当前群周期中把每个新的总累加值选通到所述存储装置中，并在每群周期结束清除所述存储装置的选通装置。
4.一种根据权利要求2或3的数字-数字代码转换器，其特征在于，第一、第二和第三子处理装置各包括一个用于在每一群周期结束时，存储从同一级中累加装置得到的总累加值的存储装置;一个根据所述子处理装置的存储装置所存储的总累加值而产生与该级相关联的适当的加权中间值，用于接下去与同一个输入群相关联的其它级的适当加权中间值相结合，从而产生经Sinc3处理从该代码转换器输出的单个数字输出代表值的装置。
全文摘要
本发明涉及完成Sinc
文档编号H04B14/04GK1030832SQ88104459
公开日1989年2月1日 申请日期1988年7月22日 优先权日1987年7月23日
发明者詹姆斯·查尔斯·坎迪 申请人:美国电话电报公司