专利名称：数字式垂直同步和场识别信号产生电路的制作方法
技术领域：
本发明涉及数字电视接收机中用来产生垂直同步信号和第一、第二场场识别信号的数字电路。水平振荡器设计成锁相环形式，它产生出数字水平偏转信号和相应于模拟脉冲的占空比为1∶1的内部水平同步信号。本发明不需要依靠与水平振荡器相分离的子电路来产生内部垂直同步信号和场识别信号。
这样可减少电路的复杂性，并且将本发明以半导体单片集成电路来实现时，可改善芯片面积的利用率，本发明还提供出通常的内部垂直同步信号产生电路所具有的优点。
现参照以下附图详细说明本发明
图1是本发明一个实施例的相当概括的方框图;
图2示明本发明工作情况的一些波形图。
在图1的方框图中，像数字电视接收机中的一般做法那样，假设数字彩色全信号CS是借助于由系统时钟定时的模/数转换器从模拟彩色全信号中得出的。因此，数字彩色全信号CS中包含有色度、亮度、色同步、水平同步和垂直同步信号。该信号中的视频高频分量由低通滤波器tp抑制掉，处在低通滤波器tp后面的数字同步分离器ss从信号中分离出外同步信号eh，亦即水平和垂直同步信号。
锁相环中的水平振荡器ho提供出内部水平同步信号ih，在同步状态下信号ih的占空比为1∶1。除内部水平同步信号ih外，水平振荡器ho还提供出数字水平偏转信号hd(为了完整起见，在图1中亦已示出)。对数字水平偏转信号hd以普通方式进行处理，可产生出供电视接收机显象管用的模拟偏转信号。然而，本发明对此并不牵涉到。
上面所述的呈现在同步分离器ss输出端的外部水平同步信号eh馈送到符号反相器Si的信号输入端。符号反相器si的控制输入端馈以内部水平同步信号ih，使输入信号的比特中加上一个符号比特。当外部同步信号eh为全1时符号比特是一个表示正号的二进制电平;为全0时，是一个表示负号的二进制电平。因此，在广泛使用的2补码二进制数中，发生上述的全1时，产生的符号比特是代表0的二进制电平，发生上述的全0时，产生的是代表1的二进制电平。
符号反相器si的加有符号的输出送到累加器ak的输入端，累加器ak是一个由上述时钟系统驱动的子电路，在内部水平同步信号的每半个周期内它将正的或是负的二进制数累加起来。累加器ak的“复位和允许输出”输入端馈以内部水平同步信号ih，在内部水平同步信号ih的正跳变沿时刻累加的信号ap传送到水平振荡器ho的控制输入端，当读出它后累加器复位，并在内部水平同步信号的正跳变和负跳变沿时刻将累加结果传送到绝对值电路bb。于是，水平振荡器ho与行频同步，且只有在外部水平同步信号的场变换极性标识倒转时像现行电视标准中的情况那样，累加器ak中才出现大的数值。
绝对值电路bb产生的输出等于其负输入信号的绝对值，因而消除了其输出信号中的符号比特，或者符号比特只是正的，并且按照所选定的记数法将数值变换为正的数。
绝对值电路bb的输出馈送到比较器k的被减数输入端A。阈值S(例如是累加器ak输出信号正的最大值的一半)馈送到减数输入端B。
图1的方框图中还包括计数器2，其计数输入端ze馈以内部水平同步信号ih，计数器在该信号的各边沿时刻计数。在帕尔(PAL)制的15.625千赫行频下，计数器Z以31.25千赫的速率计数。其计数容量稍高于一个场周期所需的计数容量，所以计数容量稍大于625，例如为640。
比较器K的“被减数大于或等于减数”输出端AB与第一个与门u1的一个输入端相连接，与门u1的另一个输入端与计数器Z的“计数容量高端三分之一”计数输出端Z0相连接(在PAL制的上例中，亦即计数输出大于448)。与门u1的输出端与或门og的一个输入端相连接，或门og的另一个输入端与最大计数输出端zm相连接(在上例中亦即计数为640)。或门og的输出端与计数器z的复位输入端re相连接，并提供出垂直同步信号VS。
第二个与门u2的一个输入端馈以累加器ak输出的符号比特，另一个输入端与或门og的输出端相连接。第三个与门u3的一个输入端馈以累加器ak输出的反相的符号比特，另一个输入端与或门og的输出端相连接。
第二个与门u2的输出端提供出第一场的识别信号h1，第三个与门u3的输出端提供出第二场的识别信号h2。
图2的a到c和d到f分别示明在第一场和第二场中传输垂直同步脉冲期内的内部水平同步信号ih、数字彩色全信号cs和累加器ak输出信号的波形。在图2的b中，信号cs的极性随信号ih的前沿而改变，而在图2的e中，是随信号ih的后沿而改变。
在极性的这种改变之前，累加器ak的输出只出现小的数值，而在此改变之后，累加器把输入累加起来，直至到达上述的最大值为止。因此，在极性改变之前，比较器的输出端AB上不出现信号，只当到达最大计数时计数器Z才复位。如果不存在外部水平同步脉冲，同样会发生这种结果。
在上述的极性改变后，累加器ak累加输入，当总和超过阈值s时，比较器k的输出端AB提供出一个信号，如果计数器Z的计数处于高端的三分之一，该信号传送到或门og的一个输入端，计数器Z借此复位，而这个信号就是垂直同步信号。如果该信号存在，且累加器输出具有正的符号，则第二个与门u2将起作用，产生出第一场的识别信号h1。如果累加器ak的输出是负的，则在第三个与门u3的输出端将产生第二场的识别信号h2。
在图2的f中，与图2的C不同，阈值S是在O线的负侧。这是因为，这两个图形表示累加器ak的输出，而阈值S是馈送给绝对值电路bb后面的比较器k的。以负的累加器输出信号为准时，正阈值s的作用就是负阈值(-)s的作用。
本发明的数字电路特别适合于由采用绝缘栅场效应管的单片集成电路技术(即采用MOS集成电路)来实现。
权利要求
用于数字电视接收机中产生垂直同步信号(VS)和第一、第二场场识别信号(h1、h2)的数字电路，它包括一个按锁相环形式构成的数字水平振荡器(ho)，它产生具有占空比为1∶1的内部水平同步信号(ih)和数字水平偏转信号(hd)；一个低通滤波器(tp)，用以抑制数字彩色全信号(cs)中的视频高频分量；一个数字同步分离器(SS)，位于低通滤波器(tp)的后面；一个符号反相器(si)，其信号输入端馈以及已分离的水平和垂直同步信号(eh)(即外部同步信号)，其控制输入端馈以内部水平同步信号(ih)，借以加上一个符号比特，使得同步信号(eh)为全1时在符号比特中产生一个代表正号的二进制电平，而全0时产生一个代表负号的二进制电平；一个位于符号反相器(si)后面的累加器(ak)，其“复位和允许输出”输入端馈以内部水平同步信号(ih)，使得只在内部水平同步信号(ih)的正跳变沿时刻累加的信号才传送到水平振荡器(ho)的控制输入端，并且累加器随后复位；一个位于累加器(ak)后面的绝对值电路(bb)，在内部水平同步信号(ih)的各边沿时刻对它馈入累加的信号；一个比较器(K)，其被减数输入端(A)与绝对值电路(bb)的输出端相连接，其减数输入端(B)馈入约等于累加器(ak)输出信号正的最大值一半的阈值(S)；一个计数器(Z)，其计数输入端(Ze)馈以内部水平同步信号(ih)，在内部水平同步信号(ih)的各边沿时刻计数器(Z)进行计数，其计数容量稍大于一个场周期所需的容量；第一个与门(u1)，其一个输入端与比较器(K)的“被减数大于或等于减数”输出端(AB)相连接，另一个输入端与“计数容量高端三分之一计数输出端(Z0)相连接；一个或门(og)，其一个输入端与第一个与门(u1)的输出端相连接，另一个输入端与最大计数输出端(zm)相连接，其输出端提供出垂直同步信号(VS)，并与计数器(Z)的复位输入端(re)相连接；第二个与门(u2)，其一个输入端馈以累加器(ak)输出信号的符号比特，它提供出第一场场识别信号(h1)；第三个与门(u3)，其一个输入端馈以累加器(ak)输出信号的符号比特，另一个输入端与第二个与门(u2)的另一个输入端一起连接到或门(og)的输出端，它提供出第二场场识别信号(h2)。
全文摘要
提供出一种产生垂直同步信号和场识别信号的数字电路，该电路借助于符号反相器si、累加器ak、绝对值电路bb、比较器K、计数器Z、与门u1、u2、u3及或门og，从内部水平同步信号ih和分离出的外部同步信号eh中得出内部垂直同步信号VS和场识别信号h1、h2。这里不需要采用与水平振荡器ho相分离的子电路来产生内部垂直同步信号和场识别信号。
文档编号H04N5/06GK1032476SQ88106878
公开日1989年4月19日 申请日期1988年9月26日 优先权日1987年10月2日
发明者乌尔里希·西比恩 申请人:联邦德国Itt工业股份公司