专利名称：比特相位同步方法和比特相位同步电路的制作方法
技术领域：
本发明涉及一种比特相位同步方法以及适用于实施这种方法的比特相位同步电路。
由多个单元(如宽带ISDN(综合业务数字网)交换系统)组成的系统通过线路将来自公共参考时钟源具有相同频率的时钟分配到每一个单元。每一单元从与时钟同步的另一单元接收数据，并将数据发送到该单元。但是，当在很高的速率下处理大量的数据时，由于由于时钟的线路之间的长度差而引起的由这些单元接收的时钟之间的相位差是一个问题。因此，采用一种方法，即，提供一种比特相位同步电路来调整输入数据的相位，从而每一单元使输入数据在相位上与其自身的时钟同步。
例如，实现该目的的现有技术有日本公开的专利申请4-293332中揭示的技术。下面简述这种技术。输入数据输入到由相互串联连接的多个延迟门组成的第一延迟门组。所述延迟门中的任何一个的输入数据或输出数据作为从第一延迟门组的输出数据而输出。输出数据输出到由二级延迟门组成的第二延迟门组。接着，在由参考时钟控制的同一时间，判断第二延迟门组的第一级延迟门的所述输入数据和输出数据是否在逻辑电平上重合，以及第一级延迟门的输出数据与第二级延迟门的输出数据相互是否在逻辑电平上重合。按照这一判断，产生一为变化检测信号，该信号给出在所述判断时间之前和之后，来自所述第一级延迟门的输出数据在逻辑电平变化的时刻，即比特变化点是否在规定的时间范围内。并且，如果输入数据与参考时钟相互不同步，那么响应于该比特变化检测信号，系统执行自动相位调整，从而通过从所述第一延迟门组输出的多个输出数据中选出另一输出数据(称为所选数据)，并将所述新选择的输出数据发送到第二延迟门组，使所述输入数据在相位上与所述参考时钟同步。
在上述现有技术中，延迟时间的稳定性，即，第一延迟门组的每一延迟门的延迟量置关重要。因为当第一延迟门组的每一延迟门的延迟量随时间的不同而不同时，第一延迟门组的每一延迟门不会以精确的重复性向输入数据提供相位差。原因是，因为每一延迟门中的延迟量是要调整的相位差的最小单元，所以相位调整的分辨能力会变化。当相位调整分辨能力改变时，即使想按照比特变化检测信号，通过改变第一延迟门组中的输出位置来调整输入数据的相位，也不能执行所希望的相位调整。
但是，在所述公开的专利申请中，没有描述第一延迟门组中延迟量的稳定性。即使第一延迟门组的每一延迟门是由精心设计CMOS反相器组成，以使该CMOS反相器的具有固定的时间延迟量，但因构成芯片的MOS FET的芯片温度或成品特征，CMOS反相器中信号的延迟量会极大地偏离设计值。
为了使比特相位调整电路具有良好的相位差重复性，必须至少使第一延迟门组中的延迟量随流逝的时间稳定。但是至今，还没有抑制延迟门中这种不希望的变化的设计构思。
因此，本发明的目的是提供一种实现比特相位同步的方法，以及适用于实施该方法的电路。
本发明预先假设现有的方法如下所述。首先，输入数据输入到由相互串联连接的多个延迟门组成的第一延迟门组。从第一延迟门组的各个延迟门所获得的没有延迟的输入数据和与该输入数据相关的延迟数据中选择出任何一个数据，并输出所选择的数据。
将选择的数据输入到由N级(N为满足N≥2的整数)的延迟门组成的第二延迟门组。选择的数据在各个延迟门中串行延迟。接着注意从第二延迟门组输出的延迟量不同的三输出数据，检查三输出数据是否相互在逻辑电平上重合。这就是说，在由参考时钟控制的同一时间内，判断第p(这里，p是满足1≤p≤N的整数)级延迟门的输出数据与至少第(p-1)级延迟门(当p＝1时，假设第(p-1)级延迟门就是第二延迟门组的输入点)的输出数据相互在逻辑电平上是否重合，以及第p级延迟门的输出数据与第p+1级延迟门的输出数据在逻辑电平上是否相互重合。按照这一判断，产生一个比特变化检测信号，给出来自第p级延迟门的输出数据的逻辑电平变化(也称为比特变化)是否发生在所述判断时间之前和之后规定的时间内。
通过按照这一比特变化检测信号来把当前要输出的选择数据改变的另一选择的数据并输出这一新选择的数据，使输入数据在相位上与参考时钟同步。
本发明比特同步方法的一个方面是控制第一延迟门组的延迟门，来补偿这些延迟门中每一个延迟门的信号延迟量的变化。
按照这一结构，即使由于环境变化或器件的成品特征而使延迟量偏离其设计值或标称值，也可以通过控制延迟门从而使偏离减小到零或尽可能接近零来使延迟量保持恒定。所以，第一延迟门组的每一延迟门以良好的重复性向它的输入数据提供相位差。这里，“恒定”包括“基本恒定”(下同)。并且这意味着各延迟门的延迟量相等或不相等的情况都是如此，并且这样可以在即使每一延迟门中的延迟量作了不需要的变化时，通过补偿延迟量的变化，能够保持延迟量为恒定。
本发明比特相位同步方法的第二个方面是控制第二延迟门组的延迟门，从而同样相对于第二延迟门组的各个延迟门中的信号延迟量来说，补偿这些延迟门中每一个门的延迟量变化。
按照这样的结构，由于从第(p-1)级、第p级和第(p+1)级延迟门输出的数据中的相位差是稳定的，所以检测某一比特变化的时间范围是恒定的。因此，由于确保了比特变化检测灵敏度的重复性，可以大大提高比特变化检测操作的可靠性。
按照本发明的较佳实施例，第一和第二延迟门组各个延迟门延迟量的变化可以同时得到补偿。
本发明预先假设现有比特同步电路具有如下的结构。这就是说，本发明的实施例提供了一种比特相位调整装置、比特变化检测装置和转换信号发生装置。比特相位调整装置由相互串联连接的多个延迟门组成，并具有使输入数据输入其内的第一延迟门组，该比特相位调整装置分别从该输入数据和与第一延迟门组中的延迟门所获得的输入数据相关的延迟数据中选择出一个数据，并输出所选择的数据。
比特变化检测装置由N(这里，N是满足N≥2的整数)个延迟门组成，并具有输入来自比特相位调整装置的选择数据的第二延迟门组。通过在由参考时钟控制的同一时间内判断第p(这里，p是满足1≤p≤N的整数)级延迟门的输出数据与至少第(p-1)级延迟门(当p＝1时，假设第(p-1)级延迟门就是第二延迟门组的输入点)的输出数据在逻辑电平上是否相互重合，以及第p级延迟门的输出数据和至少第(p+1)级延迟门的输出数据在逻辑电平上是否相互重合，该比特变化检测装置输出一比特变化检测信号，它给出来自第p级延迟门的输出数据的逻辑电平变化(也称为比特变化)是否发生在所述判断时间之前和之后的规定时间内。
转换信号发生装置向该比特相位调整装置提供一转换信号，用来将从比特相位调整装置当前输出的选择数据按照这一比特变化检测信号转换成另一选择的数据。
按照本发明比特相位同步电路的一个方面，比特相位同步电路具有一第一延迟门组，该第一延迟门组中的每一延迟门由延迟量控制型的延迟门组成，并配备有第一延迟量控制装置，用来将补偿延迟量控制型的延迟门中的延迟量变化的控制信号提供给延迟门。
按照本发明的比特相位同步电路，即使由于环境温度和其他因素的变化而使比特相位同步电路中的第一延迟门组的各个延迟门发生变化，但由于用来抑制变化的控制信号从延迟量控制电路提供到延迟门，因而改变的延迟量自动被校正或补偿到原始延迟量。因此，比特相位调整电路第一延迟门组的每一延迟门以良好的重复性向其输入数据提供一相位差。所以，比特相位同步电路可以被实现，使输入数据在相位上比起现有技术更稳定地与其自身单元的参考时钟同步。
当实施本发明的比特相位同步电路时，第二延迟门组中的每一延迟门最好也由延迟量控制型的延迟门组成。
按照这种结构，即使由于环境温度和其他因素的变化而使第(p-1)级、第p级和第(p+1)级延迟门的延迟量发生变化，它们的校正或补偿也会以上述方式自动进行。所以，由于从第(p-1)级、第p级和第(p+1)级延迟门输出的数据之间的相位延迟是稳定的，所以检测变化点的时间范围也恒定。因此，由于确保了比特变化检测灵敏度的重复性，所以可以实现更高可靠性的比特相位同步电路。
实现本发明的比特相位同步电路时，如果延迟量控制型的每一延迟门由其延迟量受电压控制的延迟门组成，并且延迟量控制电路由PLL(锁相环)电路组成，那么可以使用一种精确延迟量控制技术，这种技术采用了PLL技术。众所周知，PLL电路检测输入信号与输出信号之间的相位差，并输入一使该相位差为零的控制电压到电压控制振荡器内。延迟门中延迟量的变化可以通过将控制电压提供到比特相位同步电路的延迟门而得到补偿。
特别是，如果使第一和第二延迟门组中每一延迟门与所述PLL电路的电压控制振荡器中提供的延迟门一样具有相同的电路和线路结构，那么由于可以对第一和第二延迟门组中每一个延迟门施加与PLL电路中延迟门的相同的控制，所以可以容易地进行精确延迟量控制。
在结合附图对本发明作了下述详细描述以后，读者将会更好地理解本发明的上述和其他目的、特征和优点。
图1是本发明比特相位同步电路的整个结构方框图；图2是说明本发明的比特相位同步电路中比特相位调整电路的方框图；图3是说明延迟量控制型的延迟门的电路图；图4是说明本发明比特相位同步电路中比特变化检测电路的方框图；图5是说明本发明转换信号发生电路，即比特相位同步电路中比特相位控制电路的方框图；图6是说明本发明比特相位同步电路中配置的延迟量控制电路的方框图；图7是说明延迟量控制电路中配置的电压控制振荡器的方框图；图8是说明一例本发明的比特相位同步方法的时序图；图9是说明另一例本发明的比特相位同步方法的时序图；图10说明第三个例子的本发明的比特相位同步方法的时序图；图11是说明本发明另一个实施例的比特相位同步方法以及说明一例使第二延迟门组的每一个延迟门中延迟量为恒定的电路图；图12是描述另一例用于本发明的比特相位同步电路的延迟门和延迟量控制电路的电路图。
参照附图，本发明的比特相位同步方法和比特相位同步电路的较佳实施例描述如下。
说明书附图的描述是粗略的，仅绘制到能够帮助理解本发明的程度。同样的标号在图中描述的是同样的元件，因而其重复描述有时省略。1.第一个实施例第一个实施例给出这样一个例子，即，第一延迟门组中的每一个延迟门由延迟量受电压控制的延迟门组成，并且延迟量控制电路由PLL电路组成。1-1.电路结构的描述首先，参照图1至7描述一例用于本发明的比特相位同步电路10的电路结构。图1是本发明第一个实施例的比特相位同步电路方框图。图2是比特相位同步电路10中配置的比特相位调整电路20的电路图。图3是比特相位调整电路20中配置的第一延迟门组21的每一个延迟门的电路图。图4是比特相位同步电路10中配置的比特变化检测电路30的电路结构电路图。图5是比特相位同步电路10中配置的转换信号发生电路40的电路结构电路图。图6是比特相位同步电路10中配置的延迟量控制电路(具体说来是PLL电路)的电路结构电路图。图7是一例延迟量控制电路50中配置的电压控制振荡器57的电路图。
图1是本实施例的总图，标号10a是输入数据Din的输入端，标号10b是高速参考时钟Cin(也可以表示为Ci)的输入端，Dout是比特相位已经同步的输出数据，Cout是参考时钟Cin的输出。符号Do、Di、VCNT等将在以后逐步说明。考虑按照宽带ISDN交换系统的Din和Dout为例，输入数据Din是从未图示的另一单元发送的数据，而参考时钟Cin是通过从未图示的时钟源的时钟线发送的高速参考时钟。而比特相位同步电路10是调整输入数据Din和参考时钟Cin之间相位差并恰当输出输出数据Dout至下一级的电路。元件20至50将在下面详述。
首先，参照图2和图3描述比特相位调整电路20。本实施例中，除了延迟门21(1)到21(n-1)是延迟量控制型的以外，比特相位调整电路20与日本公开的专利申请4-293332中公开的具有相同的结构。具体说来，比特相位调整电路20由第一延迟门组21和选择器23组成，比特相位调整电路20将保持完整的输入数据Din和从相位经调整的输入数据Din产生的数据输出到比特变化检测电路30。
第一延迟门组21由相互串联连接的多个(即(n-1)个)延迟门211至21n-1组成。输入数据Din输入到第一延迟门组21的第一级延迟门211。第一延迟门组21将输入数据Din，即相位延迟量为零的输入数据，和从各个延迟门211到21n-1获得的输入数据的延迟数据输入到选择器23。所以，自然，第一延迟门组21将相位相互不同的n种数据以从最小延迟量到最大延迟量的数据顺序输出到选择器23。
这里，假设第一延迟门组21中的每一个延迟门211到21n-1是可以控制因而延迟量是恒定的延迟门(称为“延迟量控制型延迟门”)。这种延迟量控制型延迟门211到21n-1可以由按照比特相位同步电路的设计的任何电路组成。但是，电路最好是一种延迟量是受电压控制的类型的。原因是这种类型具有这样一个优点，即，它可以使用MOS技术来制造延迟门，可以比较容易地构筑控制延迟门的延迟量控制电路，并且可以将PLL电路(后文中详述)用作延迟量控制电路。
本实施例中，描述了将PLL电路用作延迟量控制电路50的一个例子。通常，PLL电路具有一个由环形振荡器组成的电压控制振荡器。该环形振荡器由电压控制型的延迟门组成。众所周知，构成环形振荡器的延迟门在PLL电路的工作中其延迟量的变化很小。
因此，在本实施例中，延迟门211到21n-1中的每一个由与环形振荡器中的延迟门相同的电路和布局结构的延迟门组成。采用控制组成环形振荡器的延迟门的控制电压作为与电压控制振荡器中的延迟门具有相同电路和布局结构的延迟门211到21n-1的控制信号，可以使延迟门211到21n-1的延迟量的变化更小。
一例这种类型的延迟门见图3所示。延迟门211至21n-1中的每一个由串联连接的第一CMOS反相器21x和第二CMOS反相器21y组成。这里，第一CMOS反相器21x由PMOS晶体管21a和NMOS晶体管21b组成，NMOS晶体管21c(第三MOS晶体管)与该CMOS反相器的NMOS晶体管21b串联相连，并且一模拟控制电压VCNT(将在后文中详述)输入到第三晶体管的控制端。
在图3所示的组合例子中，带有第一反相器21x和第二反相器21y的延迟门介于电源和地之间。第一反相器21x中的第一PMOS晶体管21a，其漏极连接到电源，第一NMOS晶体管21b的漏极与第一PMOS晶体管21a的源级相连，第二NMOS晶体管21c的漏极与晶体管21b的源极相连，而其源极接地。第一PMOS晶体管21a的栅极和第一NMOS晶体管21b的栅极的公共连接点用作信号输入端IN，第二NMOS晶体管21c的栅极用作控制信号端。
与此类似，第二反相器21y中的第二PMOS晶体管21d的漏极与电源相连，第三NMOS晶体管21e的漏极与晶体管21d的源极相连，源极接地。第二PMOS晶体管21d的栅极和第三NMOS晶体管21e的栅极的公共连接点与第一PMOS晶体管21a的源极和第一NMOS晶体管21b的漏极的公共连接点相连。第二PMOS晶体管21d和第三NMOS晶体管21e的漏极的公共连接点用作输出端OUT。
按照图3中描述的延迟门的结构，第三MOS晶体管21c的电流驱动能力可以通过改变输入到所述晶体管21c栅极的控制电压使之位于所述晶体管21c不会处在截止状态下来调整。因此，由于单级延迟门的整个延迟量可以按照将作为控制信号VCNT而输入的电压值来控制，用图3说明的延迟门用作延迟量控制型的延迟门。所以，例如，当改变比特相位同步电路的环境温度(或芯片温度)时，延迟门的延迟量也根据MOSFET的特征而改变，但这种变化可以在延迟门211至21n-1自身中得到补偿。具体说来，延迟量控制型的延迟门211至21n-1与延迟量控制电路50的PLL电路的延迟门一样放置在相同的环境中。所以，当环境温度高时，PLL电路的延迟门改变延迟量，但电压高到足以补偿这种变化的控制信号VCNT提供到电压控制振荡器，使延迟量保持恒定。另一方面，当芯片温度低时，与高温时相比更低的电压作为控制信号VCNT提供到电压控制振荡器，以保持延迟量恒定。由于控制电压VCNT施加到本发明延迟门组中的每一个延迟门，所以每一延迟门用作与电压控制振荡器的延迟门相同的，独立于环境温度或芯片温度而延迟时间几乎恒定的延迟门。
在这情况中，从延迟量控制电路50提供控制信号VCNT，和电路50将在下文中描述。
选择器23由n个2输入端的与门211至25n和n输入端的或门27组成，与门251至25n的输出作为其输入。输入来自第一延迟门组的n种数据，而不分别复制到n个2输入端的与门251至25n的一个输入端。输入来自转换信号发生电路(即比特相位控制电路40)的n个选择信号SEL1至SELn，而不分别复制到n个2输入端的与门251至25n的其他输入端。按照选择信号SEL1至SELn的状态，选择器23将第一延迟门组21的所述n种数据中的任何一个作为输入信号Di有选择地输出到比特变化检测电路30。
接着，参照图4描述比特变化检测电路30。本实施例中，最好使比特变化检测电路30具有与日本公开的专利申请4-293332中揭示的电路相同的结构。具体说来，比特变化检测电路30由第二延迟门组31组成，该延迟门组31由两个(N＝2)个延迟门311和312、第一至第三触发电路(也称为锁存电路)331至333、第一和第二异或门351和352以及第一和第二SR触发电路371和372组成。第二延迟门组31将从比特相位调整电路20输出的数据Di和从在相位上分别通过延迟门311和延迟门311和312已经延迟的数据Di所产生的延迟数据S311和S312输出到下一级电路331至333。即，第二延迟门组31将在相位上相互不同的三种数据Di、S311和S312输出到下一级电路331至333。在由参考时钟Ci决定的同时(例如在下文中将描述的图8中所示的时刻)，第一锁存电路331锁存保持原封不动而没有延迟的数据Di，第二锁存电路332锁存延迟门311的输出数据S11，第三锁存电路333锁存延迟门312的输出数据S312。第一异或门351判断由第一锁存电路331锁存的数据S331与第一锁存电路332锁存的数据S332相互在逻辑电平上是否一致。第二异或门352判断由第二锁存电路332锁存的数据S332和第三锁存电路333锁存的数据S333在逻辑电平上是否一致。按照第一和第二异或门351和352的输出，SR触发器371或372输出一UP信号或一DOWN信号，作为比特变化检测信号。这样一种信号处理顺序已为公众所知，但具体的例子将在后文中描述，从而使读者容易地理解本发明。
第一锁存电路331锁存的Di是保持原封不动的输入数据，并且在相位上比第二锁存电路33锁存的数据S311快。另一方面，第三锁存电路333锁存的数据S312在相位上比数据S311慢。现在假设2电平信号从“1”到“0”的变化或反过来从“0”到“1”的变化称为“比特变化”，而发生变化的时刻称为“变化点”。输入数据Di和信号S312的相位关系是根据信号S311来判断的，它在与输入数据Di的关系上，在相位延迟上处在中间。在数据S311的比特变化的发生稍稍迟于第二锁存电路331中的锁存时间(判断时间)并且这种变化的发生接近延迟门311的延迟时间之内时，由第二和第一锁存电路332和331锁存的数据S332和S331相互不一致。这种不一致由第一异或门351检测，并且结果，SR触发电路371被设置为“1”，并输出一UP信号，作为后向比特变化检测信号。相反，如果数据S312的比特变化的发生稍稍早于第二锁存电路332中的锁存时间，并且该变化的发生接近在延迟门311的延迟时间之内时，则第二和第三锁存电路332和333锁存的数据S332和S333相互不一致。逻辑电平的这种不一致是由第二异或门352检测的，并且结果，SR触发电路372被设置为“1”，并输出一DOWN信号作为前向比特变化检测信号。即，由第一和第二异或门351和352判断，来自第二延迟门组31的第p级延迟门(本例中为第1级门311)的输出数据从“0”变化到“1”或从“1”变化到“0”的时刻(变化点)是否是在所述判断时间之前和之后规定的时间范围内，并且按照结果，输出UP信号或DOWN信号作为比特变化检测信号。将任一比特变化检测信号转发到转换信号发生电路40。由于比特相位受该转换信号控制，所以，转换信号发生电路也称为比特相位控制电路。
接着，参照图5描述转换信号发生电路(比特相位控制电路)40。本实施例中，最好比特相位控制电路40具有与日本公开的专利申请4-293332中所揭示的相同的电路结构。构成这种众所周知的比特相位控制电路40，使得按照比特变化检测信号，将恰当选择信号(将在下文中详述)输出到比特相位调整电路20的选择器23。所以在这种情况下，比特相位控制电路40由环形计数器41、或门43、触发电路45、由n个延迟门471到47n构成的n级延迟门组47以及由n个或门491到49n构成的n级或门组49组成。每次执行上述判断时，从所述比特变化检测电路30输出的UP信号和DOWN信号中的一个被输入到比特相位控制电路40中环形计数器41的UP端或DOWN端。环形计数器41响应于UP端或DOWN端的输入，执行上行计数运行或下行计数运行，并按照计数值，产生延迟量选择控制信号Q1到Qn中的一个。这些延迟量选择控制信号Q1到Qn分别与信号Q1’到Qn’(用Q’表示)一起输入到相应的或门491到49n，Q1’到Qn’信号是通过延迟门471到47n延迟而获得的，延迟门471到47n与输出端并联相连，用于环形计数器41的延迟量控制信号Q1到Qn(用Q表示)。从这些或门491到49n输出的信号成为输入到比特相位调整电路20中配置的选择器23的与门251到25n的选择信号SEL1到SELn(用SEL表示)。
选择信号SEL1到SELn是通过重叠按比特变化选择信号变化的延迟量选择控制信号Q1到Qn而获得的信号，以及通过分别使信号Q1到Qn通过或门491到49n而延迟规定的时间而获得的信号Q1’到Qn’。所以，在延迟量选择控制信号Q的值响应于比特变化检测信号例如从Q1转换成Q2的时刻，信号Q1的延迟信号Q1’已经输入到或门491。因此，当值Q从Q1转换成Q2时如果信号Q1停止一段时间，则在这段时间内选择信号SEL具有信号Q1’的值。在环形计数器的输出已经变成Q2以后，选择信号SEL变成“SEL＝Q1’+Q2”，并且当延迟门472的输出已经变成Q2’以后，由于Q1’已经消失，所以信号SEL变成“SEL＝Q2”。所以，按照上述结构，如果延迟量选择控制信号Q停止一段时间，比特相位调整电路20会无间断地顺序输出数据。这种情况下，即使当信号SEL变成“SEL＝Q1’+Q2”，并且选择器23已经输出二信号，如果信号SEL在比特变化检测电路30中的锁存时刻变成“SEL＝Q2”，运行也没有问题。
接着，描述本发明提供的延迟量控制电路50。延迟量控制电路50在本质上没有限制，只要它能将能够使延迟量控制型的延迟门211到21n-1中的延迟量为恒定的控制信号提供给这些延迟门。然而在这种情况下，该电路由如下参照图6和7描述的那样组成。
如图6所示，本实施例的延迟量控制信号50最好由众所周知的称为PLL(相位锁定环路)电路组成，PLL电路由将规定的时钟(这里为高速参考时钟Ci)与电压控制振荡器57的信号相互进行比较的相位差检测器51组成；延迟量控制电路50还包含获取相位差检测器51的输出作为输入的循环滤波器53，根据循环滤波器53的输出向电压控制振荡器57提供直流控制信号的放大器55，以及连接在放大器55和相位差检测器51之间的电压控制振荡器(VCO)57。PLL电路50中配置的电压控制振荡器57由环形振荡器组成，该环形振荡器中的多个并奇数个反相器门以环形一个个串联连接起来。具体说来，例如如图7所示，振荡器57由延迟量控制型57a到57a4的延迟门和一由反相器门57b组成的串联电路组成。延迟量控制型的延迟门57a1阿到57a4与用图3已经描述的延迟门具有相同的结构。
正如已经描述的那样，由于采用电压控制振荡器57的PLL电路50是自动反馈控制的，从而总是独立于环境温度或芯片温度，以与指定时钟(这里是参考时钟Ci)相同的频率振荡，在压控振荡器57中延迟量控制型延迟门57a1到57a4中的每一个延迟量均受到控制，从而独立于环境温度或芯片温度保持接近恒定。该控制是通过分别向延迟门57a1到57a4的控制端提供独立于环境温度或芯片温度而能够使延迟门57a1到57a4的延迟量恒定的控制电压VCNT来进行的。
本实施例中，首先，第一延迟门组21的延迟门211到21n由与图7所描述的PLL电路的环形振荡器的延迟门57a1到57a4相同的电路和布局结构组成。通过将控制电压VCNT输入到延迟门211到21n内，可以使这些延迟门211到21n的延迟量恒定(稳定)。由于这样一种类型的PLL电路的工作原理已经在例如Baifuukan出版的由P.R.Grey和R.G.Mayer翻译和由Minoru Nagata校译的“用于VLSI Vo1.2的模拟集成电路设计技术”的第183到209页中详细描述了，所以其详细描述此处从略。尽管事实上PLL电路中要使用的指定时钟可以不是所述参考时钟Ci的一个时钟，但是时钟Ci的使用带来了省却附加时钟的效果。
1-2运行描述第一个实施例的比特相位同步电路10的比特相位同步运行参照图8到10来描述。图8到10是描述比特相位同步电路10的时序图，重点放在上述比特变化检测运行。假设图8到10中的S21m-1、S21m和S21m+1是来自图2中三个顺序延迟门的输出信号，并且S331、S332和S333代表是由图4所示锁存电路锁存和输出的输出信号。
首先，考虑比特相位调整电路20从第一延迟门组(见图2)的延迟门(图2中的第1级延迟门211)选择并输出数据S21m。该数据S21m输入到比特变化检测电路30，作为信号Di。该Di直接输入到第一锁存电路331，通过第1级延迟门311输入到第二锁存电路332作为数据S311，以及通过二延迟门311和312输入到第三锁存电路333作为数据S312。这些锁存电路称为触发电路，尤其是在这种情况下，第二锁存电路称为用作相位调整参考的参考触发电路，而数据S311称为参考数据。
图8描述的是数据Di、S311和S312锁存在时钟Ci的上升沿处(图8中a所代表的时刻)的例子，并且锁存时间离各个数据的比特变化时刻足够远，并靠近进行数据锁存运行(即数据识别)的各个数据的中间。在这种情况下，分别由第一锁存电路331和第三锁存电路333锁存的数据Di和数据S312在时钟Ci的上升沿处具有与参考数据的数据S311(其位值为“1”或“0”)相同的值。例如，所有的锁存电路331、332和333在时钟Ci的上升沿处锁存相同的数据Dn。在这种情况下，用于参考触发电路332可以已经将数据锁存在充分稳定的状态，所以比特变化检测电路30不输出比特变化检测信号(UP信号或DOWN信号)，并且因此比特相位控制电路40将延迟量选择信号保持在当前状态。
图9中示出了一例由于当电路20输出数据S21m时输入到比特相位调整电路20中的输入数据Din与参考时钟Ci的相位有偏差的情况，所以输入数据S311的比特变化稍稍超前时钟Ci的上升沿(锁存时间)a。这里，注意时钟Ci的上升沿a，参考数据的数据S311和相位比该数据S311快的数据Di具有相同的数据Dn，但是在相位上最慢的数据S312在时刻a处的Dn之前一个周期具有Dn-1值。所以在这种情况下，由于第二锁存电路332的输出数据S222和第三锁存电路333的输出数据S333在逻辑电平(位值)上不一致，所以比特变化检测电路30输出一DOWN信号。已经接收该DOWN信号的比特相位控制电路40输出一选择控制信号SEL，从而选择并输出已经在延迟量中下降了一级的数据S21m-1。
这就是说，至今，图5中所示的环形计数器41已经形成将其输出端的Q2输出设置为“1”的输出。因此，SEL2已经是“1”。结果，图2中所示的与门252已经有效，信号S21m已经作为Di输出。但是，由于DOWN信号已经输出，环形计数器41输出一信号，从其输出端的Q1输出设置为“1”。因此，由于SEL1变成“1”，此时图2中的与门251变为有效。
这样，比特相位调整电路20将数据S21m-1输出到比特变化检测电路30(在图9所示从时间tx)。这样，由于要输入到参考触发电路332的数据S331变快，锁存时间处在数据充分稳定的位置上。
图10中示出的一例描述了当电路20输出数据S21m时输入数据Din在相位上与参考时钟Ci偏离(变快)时的情况，输入数据S311的比特变化稍稍滞后于时钟Ci的上升沿。这种情况下，由于参考数据的数据S311和在相位上最快的数据Di在锁存时间内相互在逻辑电平(比特值)上不一致，所以比特变化检测电路30输出一UP信号。比特相位控制电路40输出一选择控制信号SEL，以便选择在延迟量上增加了一级的数据。
这就是说，环形计数器41(见图5)改变其输出，从而将其Q3输出设置为“1”。因此，由于SEL3变成了“1”，所以此时图2所示的与门253成为有效。
因此，比特相位调整电路20将数据S21m+1输出到比特变化检测电路30(图10中的时刻tx)。此后，由于要输入到参考触发电路332的数据S331变低，将锁存时间调整为数据充分稳定的位置上。
这样，如上所述，在比特相位同步电路10中，延迟门211到21n-1中的各个延迟量决定比特相位同步电路中的控制精度。延迟量有时由于某些原因偏离指定值，因此，控制精度会无法确定。因此，本发明控制第一延迟门组21的延迟门211到21n-1，从而通过当延迟门在延迟量上变化时补偿延迟量的变化使延迟量始终保持恒定。由于这样的控制可以抑制由于例如温度等的变化而产生的相位控制精度变化，可以获得这样的效果，即可以确保所要求的电路运行。特别是，在处理高速输入信号的比特相位同步电路中，尽管时序的设计容限很小，设计容限可以通过减小由于采用本方法而使温度变化所引起的延迟量的变化来扩展。因此，由电源电压的变化所引起的延迟门211到21n-1中延迟量的变化也可以被抑制。
2.第二个实施例在上述第一个实施例中，比特变化检测电路30中提供的第二延迟门组31的延迟门311到313不局限于延迟量控制型。但是，如果延迟门311到313中的每一个由普通固定类型的延迟门组成，问题在于例如即使比特变化检测电路30已被设计成在室温下获得最佳检测灵敏度，由于实际使用时环境温度或芯片温度的某种上升，延迟门的延迟量也上升，变为检测灵敏度劣化。在第二个实施例中，揭示了解决这一问题的测量技术措施。图11是说明这种测量技术的图，图中还描述了第二个实施例的比特变化检测电路130。
第二个实施例的比特变化检测电路130与第一个实施例的不同点在于，用图4说明的比特变化检测电路30中的延迟门311和312被用图3说明的延迟量控制型的延迟门211和212取代(图11中用1311和1312表示)，并且延迟量控制电路50的控制信号VCNT输入到延迟门131和131的控制端(图3中第三晶体管21c的栅极)。
通过这种方法，由于第一个实施例中说明的同样原因，可以抑制由环境温度或芯片温度的变化而引起的比特变化检测电路中延迟门1311和1312中延迟量的变化，所以可以稳定延迟门1311和1312中各个延迟量。因此，确保了比特变化检测电路的稳定运行。
3.第三个实施例在上面的第一个和第二个实施例中，说明了采用图3所示的延迟门作为延迟量控制型的延迟门，以及采用PLL电路作为延迟量控制电路。按此，可以以高精度稳定第一延迟门组21(见图2)和第二延迟门组31(见图4)的延迟门中的延迟量。但是，例如，在延迟量的稳定达到某种程度时，可以使延迟量控制电路的结构更简单。在第三个实施例中，描述了这样一个例子。其描述参照图12进行。
在第三个实施例中，在第一延迟门组和/或第二延迟门组中使用的延迟量控制型60的延迟门由第三反相器61和与第三反相器61串联连接的第四反相器63组成。第三反相器61是这样一个反相器，其中的P沟道MOS FET 61a、P沟道MOS FET 61b、N沟道的MOS FET 61c和N沟道的MOS FET 61d相互串联连接，并且MOS FET61b和61c的栅极用作延迟门60的输入，而MOS FET 61b和61c的源极和漏极的连接点分别用作第四反相器63的输出。下面详细描述第三反相器61，该反相器61有第三PMOS晶体管61a，其漏极与电源相连；第一PMOS晶体管61b，其漏极与晶体管61a的源极相连，第一NMOS晶体管61c，其漏极与晶体管61b的源极相连，以及第二NMOS晶体管61d，其漏极与晶体管61c的源极相连，其源极接地。第一PMOS晶体管61b的栅极和第一NMOS晶体管61c的栅极的公共连接点用作信号输入端。
第四反相器63是这样一个反相器，其中的P沟道MOS FET 63a、P沟道MOSFET 63b、N沟道的MOS FET 63c和N沟道的MOS FET 63d相互串联连接，并且MOS FET63b和63c的栅极连接到第三反相器输出，而MOS FET 63b和63c的源极和漏极的连接点分别用作延迟门60的输出。下面详细描述第四反相器63，该反相器63有第四PMOS晶体管63a，其漏极与电源相连；第二PMOS晶体管63b，其漏极与晶体管63a的源极相连；第三NMOS晶体管63c，其漏极与晶体管63b的源极相连，以及第四NMOS晶体管63d，其漏极与晶体管63c的源极相连，其源极接地。第二PMOS晶体管63b的栅极和第三NMOS晶体管63c的栅极的公共连接点连接到第一PMOS晶体管61b源极和第一NMOS晶体管61c漏极的连接点。第三和第四PMOS晶体管的栅极相互连接，第二和第四NMOS的栅极相互连接。第二PMOS晶体管的源极和第三NMOS晶体管的漏极的连接点用作信号输出端。
本例中，延迟量控制电路70由用作第一延迟量控制电路的PMOS侧延迟量控制电路71和用作第二延迟量控制电路的NMOS侧延迟量控制电路73组成。PMOS侧延迟量控制电路71由具有负温度系数的第一电阻装置71a和漏极与栅极与电阻装置71a的一端而源极与电源相连的P沟道的MOS FET(第五PMOSFET)71b构成。电阻装置71a的另一端接地。另一方面，NMOS侧延迟量控制电路73由具有负温度系数的第二电阻装置73a和漏极与栅极与电阻装置73a的一端相连而源极接地的N沟道MOS FET(第五NMOS FET)73b构成。电阻装置73a的另一端与电源相连。PMOS侧延迟量控制电路71的电阻装置71与P沟道的MOSFET 71b的节点N71与延迟门60中的P沟道MOS FET 61a和63a的栅极相连。NMOS侧延迟量控制电路73的第二电阻装置73a和N沟道MOS FET73b的节点N73与延迟门60中的N沟道的MOS FET 61d和63d的栅极相连。在这些P侧和N侧延迟量控制电路71和73中，具有负温度系数的电阻装置用作分压电阻器。所以，在PMOS侧延迟量控制电路71中，当环境温度(或芯片温度)变高时，连接点N71的电位变低。并且在NMOS侧延迟量控制电路73中，当环境温度(或芯片温度)变高时，连接点N73的电位变高。这些节点N71和N73的电压可以用作使延迟门60中的延迟量保持恒定的控制信号。
按照第三实施例，延迟量控制电路可以比第一和第二实施例更简单。
4.其他实施例第一、第二和第三实施例已如上述，但本发明不局限于上述实施例，可有多种多样方式转换和修改。
例如在第一和第二个实施例中，说明了第一和第二延迟门组的延迟门最好具有与PLL电路中的延迟门具有相同(包括大体相同)的电路和布局结构，但即使所使用的装置在前者和后者电路之间在大小等方面不同，但发明人认为可以使延迟量的稳定达到某种程度。因此，在本目的的范围内，即使当第一和第二延迟门组的延迟门不必与PLL电路中延迟门具有相同的电路和布局结构，但发明人认为能够实现本发明的上述目标。
同时，如图3所示，在第一个和第二个实施例中，已经描述了NMOS FET 21c与第一CMOS反相器21x的NMOS FET 21b串联相连用作延迟量控制型的延迟门的情况。但是，如果不采用该NMOS FET 21c，也具有这种结构，其中，控制信号输入到在电源和第一CMOS反相器21x的PMOS FET 21a之间新配置的PMOSFET的栅极。并且在图3所示的结构中，也是这样，恰当地将控制信号分别输入到PMOS FET 21a和电源之间新配置的NMOS FET 21c的栅极和PMOS FET的栅极。很明显，以这种方式修改延迟量控制电路40的结构，即改变成由适宜于这些延迟门的电路系统的PLL电路和环形振荡器组成的电路系统，那么这种延迟量控制电路40是可行的。
在第三个实施例中，已经描述了提供第一反相器61和第二反相器63作为延迟门60的例子。但是，可以把第一反相器61和第二反相器63之一省去。在该例中，输入IN提供到MOS FET63b和63c的栅极。
在上面参照图4描述的实施例中，第二延迟门组31具有一2级结构(311和312)，并且第1级延迟门311的输出数据用作参考数据S311，并且随后判断第1级延迟门311的输入和输出数据(Di和S311)在逻辑电平上是否相互一致，以及第1级和第2级延迟门311和312的输出数据在逻辑电平上是否一致。但是，也可以是，第二延迟门组31具有不低于3的N级(N是满足N≥3的整数)，并且恰当的第p级延迟门(p为满足1≤p≤N的整数)的输出用作参考数据，并且通过增加多于上述实施例的判断是否与参考数据一致的数据数目来产生比特变化检测信号。
正如在上述说明中清楚地知道的那样，本发明的比特相位同步方法控制延迟门，从而即使执行输入数据的相位调整的第一延迟门组的延迟门在延迟量上发生变化，也可通过校正延迟量的变化以恢复延迟量至它们的原始值的方法来保持它们的延迟量永远恒定。所以，第一延迟量组的延迟门以良好的重复性分别向输入数据提供恰当的相位差。因此，该方法可以确保在比特相位同步中所要求的操作。特别是，考虑在处理高速输入信号的比特相位同步工程中，只有稍稍扩展用于时序的设计容限在可靠性方面改善比特相位同步，那么本发明更有意义。
同时，本发明的比特相位同步电路配置有第一延迟门组，该第一延迟门组由用于执行输入数据相位调整的延迟量控制型的延迟门和用来控制延迟门的延迟量控制电路组成。所以，即使由于环境温度的变化而使比特相位同步电路中第一延迟门组的延迟门的延迟量改变，改变的延迟量也可被校正。因此，第一延迟门组的延迟门分别以良好的重复性向输入数据提供恰当的相位差。所以，本发明的比特相位同步电路可以实现在相位上使输入数据与本身的参考时钟比现有技术更稳定地同步。
权利要求
1.一种实现比特相位同步的方法，其特征在于，它包含下述步骤将输入数据输入到第一延迟门组中，所述第一延迟门组由相互串联连接的多个延迟门组成，选择来自所述输入数据的数据，和与所述第一延迟门组的各个延迟门获得的所述输入数据相关的延迟数据的二者之一，并输出所选择的数据，将所述选择的数据输入到由N个延迟门组成的第二延迟门组中，(这里，N是满足N≥2的整数)，产生一比特变化检测信号，通过在受参考时钟控制的同一时刻判断所述第二延迟门组的第p级延迟门的输出数据和至少第(p-1)级延迟门的输出数据在逻辑电平上相互一致，描述来自第p级延迟门的输出数据的(也称为比特变化的)逻辑电平的变化是否发在一判断时间之前和之后的某一规定的时间内，这里，p是满足1≤p≤N的整数，并且，当p＝1时，假设第(p-1)级延迟门是第二延迟门组的输入点；并且描述所述第p级延迟门的输出数据和至少第(p+1)级延迟门的输出数据在逻辑电平上是否一致，以及按照所述比特变化检测信号，通过把当前要输出的所述数据改变为另一所选数据，在相位上使所述输入数据与所述参考时钟同步；所述比特相位同步方法控制所述第一延迟门组的延迟门，从而补偿这些延迟门中的信号延迟量的变化。
2.如权利要求1所述的方法，其特征在于，所述方法控制所述第二延迟门组的延迟门，从而补偿这些延迟门中的信号延迟量的变化。
3.如权利要求1所述的方法，其特征在于，所述延迟门由延迟量受一电压控制类型的延迟门组成，以及通过向所述延迟门提供控制电压使所述延迟门受到控制，所述控制电压是在一PLL电路中产生，并提供到是所述PLL电路的一个元件的电压控制振荡器。
4.如权利要求2所述的方法，其特征在于，所述延迟门由延迟量受一电压控制的类型的延迟门组成，以及通过向所述延迟门提供控制电压使所述延迟门受到控制，所述控制电压是在一PLL电路中产生，并提供到是所述PLL电路的一个元件的电压控制振荡器。
5.一种实现比特相位同步的方法，其特征在于，它包含下述步骤将输入数据输入到第一延迟门组中，所述第一延迟门组由相互串联连接的多个延迟门组成，选择来自所述输入数据的数据，和与所述第一延迟门组的各个延迟门获得的所述输入数据相关的延迟数据的二者之一，并输出所选择的数据，将所述选择的数据输入到由N个延迟门组成的第二延迟门组中，这里，N是满足N≥2的整数，产生一比特变化检测信号，通过在受参考时钟控制的同一时刻判断所述第二延迟门组的第p级延迟门的输出数据和至少第(p-1)级延迟门的输出数据在逻辑电平上相互一致，描述来自第p级延迟门的输出数据的(也称为比特变化的)逻辑电平的变化是否发在一判断时间之前和之后的某一规定的时间内，这里，p是满足1≤p≤N的整数，并且，当p＝1时，假设第(p-1)级延迟门是第二延迟门组的输入点；并且描述所述第p级延迟门的输出数据和至少第(p+1)级延迟门的输出数据在逻辑电平上是否一致，以及按照所述比特变化检测信号，通过把当前要输出的所选数据变为另一个所选数据，在相位上使所述输入数据与所述参考时钟同步；所述比特相位同步方法控制所述第二延迟门组的延迟门，从而补偿这些延迟门中的信号延迟量的变化。
6.如权利要求5所述的方法，其特征在于，所述延迟门由延迟量受一电压控制类型的延迟门组成，以及通过向所述延迟门提供控制电压使所述延迟门受到控制，所述控制电压是在一PLL电路中产生，并提供到是所述PLL电路的一个元件的电压控制振荡器。
7.一种实现比特相位同步的电路，其特征在于，它包含比特相位调整装置，所述装置具有第一延迟门组，它由多个串联相互连接的延迟门组成并有输入数据输入其内，所述装置从所述输入数据中的数据，和与所述第一延迟门组中的各个延迟门获得的所述输入数据有关的延迟数据，选择二者之一，并输出选到的数据。比特变化检测装置，它具有一第二延迟门组，它由N级延迟门组成，这里，N是满足N≥2的整数，所述比特变化检测装置还具有输入到其内的来自所述比特相位调整装置的选择数据，并输出一比特变化检测信号，通过在受参考时钟控制的同一时刻判断所述第二延迟门组的第p级延迟门的输出数据和至少第(p-1)级延迟门的输出数据在逻辑电平上相互一致，描述来自第p级延迟门的输出数据的(也称为比特变化的)逻辑电平的变化是否发在一判断时间之前和之后的某一规定的时间内，这里，p是满足1≤p≤N的整数，并且，当p＝1时，假设第(p-1)级延迟门是第二延迟门组的输入点；并且描述所述第p级延迟门的输出数据和至少第(p+1)级延迟门的输出数据在逻辑电平上是否一致，以及转换信号发生装置，用来向所述比特相位调整装置提供一转换信号，所述转换信号按照所述比特变化检测信号把当前要输出的所述选择数据改变为另一个选择数据；所述比特相位同步电路的第一延迟门组具有由延迟量控制型的延迟门组成，并配置有第一延迟量控制装置，该装置用来将补偿延迟量控制型的这些延迟门中的延迟量变化的控制信号提供给所述延迟门。
8.如权利要求7所述的电路，其特征在于，构成所述第一延迟门组的延迟量控制型的每一延迟门由延迟量受一电压控制的电压控制型延迟门组成，以及所述第一延迟量控制装置由PLL电路组成，所述PLL电路具有由环形振荡器组成的电压控制振荡器，并将所述电压控制振荡器的控制电压用作所述控制信号。
9.如权利要求8所述的电路，其特征在于，延迟量控制型的所述延迟门具有与构成所述电压控制振荡器的延迟门相同的电路和布局结构。
10.如权利要求7所述的电路，其特征在于，所述延迟量控制型的延迟门具有第一和第二反相器，它们分别连接在电源和地之间，所述第一反相器具有第一PMOS晶体管，其集电极与所述电源相连；第一NMOS晶体管，其漏极与所述第一PMOS晶体管的源极相连；和第二NMOS晶体管，其漏极与所述第一NMOS晶体管的源极相连，其源极与所述地相连；所述第一反相器用所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极的公共连接点作为信号输入端，并用所述第二NMOS晶体管的栅极作为控制信号的端子，并且所述第二反相器具有第二PMOS晶体管，其漏极与所述电源相连；和第三NMOS晶体管，其漏极与所述第二PMOS晶体管的源极相连，其源极与所述地相连；所述第二反相器还将所述第二PMOS晶体管的栅极与所述第三NMOS晶体管的栅极的公共连接点与所述第一PMOS晶体管的源极和所述第一NMOS晶体管的源极的公共连接点连接起来，并将所述第二PMOS晶体管的源极和所述第三NMOS晶体管的漏极的连接点用作信号输出端。
11.如权利要求7所述的电路，其特征在于，构成所述第一延迟门组的延迟量控制型的每一个延迟门由延迟量受电压控制的电压控制型延迟门组成，并且，所述第一延迟量控制装置采用具有负温度系数的电阻装置作为分压电阻，并作为所述控制信号，输出一按照温度变化而变化的电压。
12.如权利要求7所述的电路，其特征在于，所述延迟量控制型的延迟门具有第三和第四反相器，它们分别连接在电源和地之间，所述第三反相器具有第三PMOS晶体管，其漏极与所述电源相连；第一PMOS晶体管，其漏极与所述第三PMOS晶体管的源极相连；第一NMOS晶体管，其漏极与所述第一PMOS晶体管的源极相连；以及第二NMOS晶体管，其漏极与所述第一NMOS晶体管的源极相连，其源极与所述地相连；所述第三反相器采用所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极的公共连接点作为信号输入端，所述第四反相器具有第四PMOS晶体管，其漏极与所述电源相连；第二PMOS晶体管，其漏极与所述第四PMOS晶体管的源极相连；第三NMOS晶体管，其漏极与所述第二PMOS晶体管的源极相连，以及第四NMOS晶体管，其漏极与所述第三NMOS晶体管的源极相连，其源极与所述地相连，并且使所述第二PMOS晶体管的栅极与所述第三NMOS晶体管的栅极的公共连接点与所述第一PMOS晶体管的源极和所述第一NMOS晶体管的源极的连接点相连，并且将所述第二PMOS晶体管的源极与所述第三NMOS晶体管的漏极的连接点用作信号输出端。所述第一延迟量控制装置具有第一和第二延迟量控制电路，所述第一延迟量控制电路具有第五PMOS晶体管，其漏极与所述电源相连；以及具有负温度系数的第一电阻装置，它连接在所述第五PMOS晶体管的源极和地之间，并使所述第五PMOS晶体管的栅极和源极与所述第三和第四PMOS晶体管的公共连接点相连，以及所述第二延迟量控制电路具有第五NMOS晶体管，其源极与所述地相连，以及具有负温度系数的第二电阻装置，它连接在所述第五NMOS晶体管的漏极和所述电源之间，并使所述第五NMOS晶体管的栅极和漏极与所述第二和第四NMOS晶体管的栅极的公共连接点相连。
13.如权利要求7所述的电路，其特征在于，所述第二延迟门组具有由延迟量控制型的延迟门组成的延迟门，并配置有第二延迟量控制装置，用来向所述延迟门提供补偿延迟量控制型的这些延迟门的延迟量变化的控制信号。
14.如权利要求13所述的电路，其特征在于，构成所述第二延迟门组的延迟量控制型的每一个延迟门由其延迟量受一电压控制的电压控制型延迟门组成，所述第二延迟量控制装置由PLL电路组成，所述PLL电路具有由环形振荡器组成的电压控制振荡器，并将所述电压控制振荡器的控制电压用作所述控制信号。
15.如权利要求14所述的电路，其特征在于，所述延迟量控制型的延迟门具有与构成所述电压控制振荡器的延迟门相同的电路和布局结构。
16.如权利要求13所述的电路，其特征在于，构成所述第二延迟门组的延迟量控制型的每一个延迟门由其延迟量受一电压控制的电压控制型延迟门组成，并且所述第二延迟量控制装置将具有负温度系数的电阻装置用作分压电阻，并输出作为控制信号的随温度变化而变化的电压。
全文摘要
一种实现比特相位同步的方法和电路。方法包括:将输入数据输入到第一延迟门组,选择输入数据或与输入数据有关的延迟数据,将选择的数据输入到第二延迟门组,产生比特变化检测信号和使输入数据与参考信号同步。电路包括:比特相位调整装置,比特变化检测装置,转换信号发生装置。
文档编号H04L7/02GK1174459SQ97114530
公开日1998年2月25日 申请日期1997年7月10日 优先权日1996年7月10日
发明者横沟幸一 申请人:冲电气工业株式会社