专利名称：高同步特性的位同步电路的制作方法
技术领域：
本发明总的说是关于通讯设施中应用的位同步电路，较具体说，本发明是针对例如寻呼接收机中所采用的高同步特性的位同步电路。
市场上已出现各种类型的寻呼接收机。例如在能接收POCSAG(邮政代码标准顾问组)或寻呼信号，即FSK(移频键控)调制式寻呼信号的寻呼接收机中，接收到的FSK信号被变成NRZ(不归零)二进制信号，然后再按对此NRZ二进制信号为高或低电平的辨识来将其变换为数字数据。为正确地将FSK信号变换成数字数据(即数据解调)，上述二进制信号的电平判别最好在各个位周期(即1位数据的持续时间周期)中接近中心点处进行。为实现此正确数据解调，采用位同步电路来使得数据采样脉冲定时的产生与所接收数据的位同步。图1表示一典型的位同步电路。
在这一通常的位同步电路中，标号1表示为检测输入信号(即由接收到的FSK信号得到的NRZ信号)的波形的边缘(即波形变化点)而后输出一检测脉冲的边缘检测器。由此边缘检测器1输出的检测脉冲输入进边缘数计数器2以及另一边缘数计数器3。边缘数计数器2仅在一上升/下降计数器4(后面说明)的计数值成为大于或等于1/2计数值时才对由边缘检测器1获得的检测脉冲的数量进行计数，和在这一计数值达到一预定值时将其计数值复位，并送出一上升信号到上升/下降计数器4。另一方面，另一边缘数计数器3仅在上升/下降的计数器4的值成为小于或等于1/2计数值时才对由边缘检测器1获得的检测脉冲数量加以计数，还在当这一计数值达到预定值时复位其计数值并送出一下降信号到上升/下降计数器4。
上升/下降计数器4在按时钟速度高于输入信号的位速率N(“N”为一整数，例如16)倍的时钟信号“CK”逐一进行计数操作的正常计数操作外还执行向上计数操作和向下计数操作。在向上计数操作中，当由边缘数计数器2提供上升信号时即再进行1个数的计数操作。在向下计数操作中，当由边缘数计数器3提供下降信号时将正常的增数操作下拉1个数。此上升/下降计数器4可构成位同步计数器。在时钟速度高于输入信号的位速率N倍时，此上升/下降计数器4执行一设定N个数作为1个循环的计数操作。结果，由于向上计数操作和向下计数操作按照由边缘数计数器2和3输出的信号执行的，相位被得到校正，从而能输出这样一个与输入信号的位同步的位同步信号。然后，通常在当此上升/下降计数器4的计数值达到满计数值(例如16)的1/2值时，就输出同步信号被作为数据采样脉冲提供给数据解调电路。
在上述的电路安排中，在将当边缘数计数器2输出上升信号时的计数值设定到很小的值而将当边缘数计数器3输出下降信号时的计数值设定到很小的值的情况下，根据输入信号和具有受损占空比的位数据(即位长度大于标准位长度或小于标准位长度的位数据)中所含的噪声会频繁地发生上升/下降计数器4的计数值校正，这将扰乱同步稳定性。相反，在将边缘数计数器2和3的计数值设定为很大值时，虽然增加了同步稳定性，但出现同步俘获速度迟缓的问题。换言之，存在这样的缺点，即由异步情况，例如说由象在寻呼接收机中刚刚接通电源后发生的情况直到同步情况为止必然会需要冗长的时间。
而且，由于上述的通常的位同步电路是被配置得使此二边缘数计数器2和3对每一预定的值进行计数，所以即使将边缘数计数器2和3的计数值设置为很大的值，仍然存在着无法避免上升/下降计数器4要根据输入信号中所含噪声进行计数值校正的间歇。
本发明就是为解决上述问题，因而目的也就在于提供一具有高同步稳定性和不易遭受噪声影响的位同步电路。
本发明的另一目的是提供一既能有高同步稳定性又能具有高同步俘获速度的同步电路。
为实现上述目的，按照本发明的第一方面的位同步电路的特点在于包括能按一高于输入数据的位速率N(“N”为一整数)倍的时钟计数的N数计数器；用于检测对应于输入的位数据的二进制信号的边缘由此来输出边缘检测脉冲的边缘检测装置；用于在每次边缘检测装置输出边缘检测脉冲时读取N数计数器的计数值的读取装置；用于对在由N数计数器的计数值成为一第一预定值之后直至N数计数器的计数值再次成为这第一预定值所确定的一个循环内边缘检测装置所输出的边缘检测脉冲的总数进行计数的第一计数装置；用于在每次N数计数器的计数值成为第一预定值时判断第一计数装置的计数值的判断装置，它还用于根据读取装置仅在第一计数装置的计数值成为一预定值时所读得的计数值来判断位同步漂移，由此根据判断结果输出一用于校正N数计数器的计数值的信号；和用于按照判断装置所输出的校正信号来校正N数计数器的计数值的校正装置。
而按照本发明的第二方面的一位同步方法，其特点是用于以输入信号的位定时来同步N数计数器的计数操作(而此N数计数器按一高于输入信号的位速率N(“N”为一整数)倍的时钟进行计数)方法包括步骤1，检测输入信号的改变点；步骤2，在步骤1检测到输入信号的改变点时读取N数计数器的计数值；步骤3，在步骤1检测到输入信号的改变点时将能进行输入信号的改变点的总数的改变点数计数器的计数值增1；步骤4，在每次N数计数器的计数值达到一预定值时读取改变点数计数器的计数值并清除此改变点数计数器的计数值；步骤5，当步骤4读取的改变点数计数器的计数值为预定值时根据步骤1读得的N数计数器的计数值判断输入信号与N数计数器的计数操作之间发生的位漂移；和步骤6，根据步骤5的判断结果输出校正信号以此来校正N数计数器的计数值。
为更好地理解本发明，下面参照附图进行了详细说明，所列附图为图1是表示通常的位同步电路的电路配的方框图；图2是说明寻呼接收机的基本电路的方框图；图3示意表明按照本发明第一实施例的位同步电路的电路配置；图4示意表明按照本发明第二实施例的位同步电路的电路配置；图5示意表明按照本发明第三实施例的位同步电路的电路配置；
图6示意表明按照本发明第四实施例的位同步电路的电路配置；图7为说明图6中所示的数字滤波器的具体电路配置的示意方框图；图8图示说明图7的箝位电路对应于限幅系数的收敛特性；图9图示说明图7的计数电路对应于换算系数的收敛特性；图10图形表示图7中所示的数字滤波器整个系统的响应特性；图11为说明按照本发明第五实施例的位同步电路的示意方框图；和图12为说明按照本发明第六实施例的位同步电路的示意方框图。
现参照
本发明的发明原理应用于一寻呼接收机的位同步电路的第一实施方式。
图2为说明寻呼接收机的原理电路配置的示意方框图。此图中，标号11表示用于接收被作FSK调制系统调制的射频(无线)信号的天线；标号12表示用于将天线11所接收的射频信号变换成NRZ二进制信号的接收单元；和标号13表示用于对接收单元所输出的NRZ二进制信号进行采样以对所采样的二进制信号加以解释调由此来生成数字信号的数据解调单元。而标号14表示用于处理数据解调单元13所解调的数字数据的数据处理单元，和标号15表示位同步电路单元。
图3示意表示按照本发明第一实施方式的位同步电路的详细电路配置，其被用于上述的图2的位同步电路单元中。应当理解的是，此第一实施例中，位同步计数器被配置为一与图1中所示的通常的位同步电路类似的上升/下降计数器。
图3中，标号21表示用于检测输入信号，即由图2所示的接收单元12输出的NRZ信号的波形的边缘以此来输出边缘检测脉冲的边缘检测器。由边缘检测器21输出的边缘检测脉冲被分别提供给边缘数计数器22、23，全加器24、25，和寄存器26、27。
边缘数计器22为一能被由上升/下降计数器29提供的全进位信号FCY(下面解释)复位的计数器。此边缘数计数器22可计数输入信号中所含的边缘的总数，即在由当前的复位操作之后直到接着来的被全进位信号FCY复位的操作为止所确定的这一时间期间内由边缘检测器21所提供的边缘检测脉冲的总的数量。此边缘数计数器22将最后得到的计数值提供给判断电路28。
边缘数计数器23为一能被由上升/下降计数器29提供的半进位信号HCY复位的计数器。此边缘数计数器23可计数输入信号中所含的边缘的总数，即在由当前复位操作之后直到接着来的被半进位信号HCY复位的操作为止所确定的这一时间期间内由边缘检测器21提供的边缘检测脉冲的总的数量。这一边缘数计数器23将所得的计数值提供给判断电路28。换句话说，二边缘数计数器22和23在作1/2位移的各自的时间期间对输入信号的总边缘数进行计数。
全加器24在每当边缘检测脉冲由边缘检测器21进入时启动，将上升/下降计数器29的计数值加到当前寄存器26中保存的值由此将相加结果数据输出到寄存器26。每次边缘检测脉冲由边缘检测器21进入时，此寄存器26即取此相加结果数据加以存贮保持。换句话说，全加器24和寄存器26两者组成一累加器。也应指出的是，寄存器26被配置成要根据由上升/下降计数器29所得到的全进位信号被加以复位。
全加器25在每次由边缘检测器21输入边缘检测信号时启动，将上升/下降计数器29的计数值加到这时寄存器27中保持的值上由此将相加结果数据输出到寄存器27。此寄存器27在每次边缘检测脉冲由边缘检测器21进入时即取此相加结果数据加以存贮保持。换句话说，全加器25与寄存器27两者组成另一累加器。也应指出，寄存器27被配置得要根据由上升/下降计数器29获得的半进位信号HCY来被复位。寄存器27的累加周期被由寄存器26的累加周期位移1/2时间周期。
判断电路28读取边缘数计数器22的计数值和存放在寄存器26中的累加值，而后在由上升/下降计数器29输入全进位信号FCY时根据这些读取的值来判断输入信号与上升/下降计数器29之间的同步位移。然后，此判断电路28按照判断结果向上升/下降计数器29发送或者一上升信号或者一下降信号。判断电路28还读取边缘数计数器23的计数值和存放在寄存器27中的累加值，并在每次由上升/下降计数器29输入半进位信号HCY时根据这些读得的数据来判断输入信号与上升/下降计数器29之间的同步位移。然后此判断电路28按照判断结果向上升/下降计数器29发送或一上升信号或一下降信号。
上升/下降计数器29为一类似于图1所示的通常的上升/下降计数器4的计数器。
上升/下降计数器29在作按具有高于输入信号的位速率N(“N”为一整数，例如16)倍时钟速度的时钟“K”逐次进行计数操作时的正常计数操作外还执行二向上计数操作和向下计数操作。在向上计数操作中，在当由判断电路28供给有上升信号时另外还进行1个数的计数操作。在向下计数操作中，当由判断电路28供给下降信号时正常的加数操作被下拉1个数。此上升/下降计数器29可构成位同步计数器。当时钟速度高于输入信号的位速率N倍时，此上升/下降计数器29执行将N个计数定为1个循环的计数操作。计数值被提供给全加器24和25，如前面说明的。而在当计数值达到满计数值N(例如16)的一半时，上升/下降计数器29输出半进位信号(HCY)，并将此半进位信号HCY作为数据采样脉冲(同步脉冲信号)提供给数据解调电路13。此半进位信号HCY还被作为复位信号供给二边缘数计数器23和寄存器27，并被作为判断定时信号加给判断电路28。当计数值达到满计数值N(例如16)时，上升/下降计数器29还输出一全进位信号(FCY)，并将此全进位信号FCY作为同步信号提供给数据处理电路14。此全进位信号(FCY)还被作为复位信号加给边缘计数器22和寄存器26，和作为判断定时信号提供给判断电路28。
在此第一实施方式的上述位同步电路中，判断电路28在每次由上升/下降计数器29获得半进位信号HCY和全进位信号FCY时进行下述处理操作。
当输入全进位信号FCY时，判断电路28判断边缘数计数器22的计数值N1和寄存器26中保存的值R1。在边缘数计数器22的计数值N1成为“2”而寄存器26中所保持的值R1小于上升/下降计数器29的满标度值N的情况下，判断电路28输出下降信号给上升/下降计数器29并执行由上升/下降计数器29的计数值减除一预定值(例如1)这样的校正。另一方面，在边缘数计数器22的计数值N1成为“2”而寄存器26中保持的值R1大于上升/下降计数器29的满标度值N的情况下，判断电路28输出上升信号给上升/下降计数器29并执行将上升/下降计数器29的计数值增加一预定值(如1)这样的校正。当由边缘数计数器22输出的计数值N1小于或等于“1”，或者大于或等于“3”时，判断电路28既不输出上升信号也不输出下降信号给上升/下降计数器29，不进行计数值校正。
当输入半进位信号HCY时，判断电路29判断边缘数计数器23的计数值N2和寄存器27中保存的值R2。在边缘数计数器23的计数值N2成为“2”而寄存器27中保持的值R2小于上升/下降计数器29的半标度值N/2(即当上升/下降计数器29的计数领先于输入信号)的情况下，判断电路28输出下降信号给上升/下降计数器29。另一方面，当边缘数计数器23的计数值N2成为“1”而寄存器27中保存的值R2大于或等于半满标度值N/2(即当上升/下降计数器29的计数由输入信号滞后)时，判断电路28输出上升信号给上升/下降计数器29。在边缘数计器23的计数值N2成为“2”而寄存器27中所保持的值R2小于上升/下降计数器29的满标度值N的情况下，判断电路28输出上升信号给上升/下降计数器29。另一方面，在边缘数计数器23的计数值N2成为“2”而寄存器27中保持的值R2大于或等于上升/下降计数器29的满标度值N的情况下，判断电路28输出下降信号给上升/下降计数器29。当由边缘数计数器23输出的计数值N2等于“0”，或者大于或等于“3”时，判断电路28既不输出上升信号也不输出下降信号给上升/下降计数器29，不作计数值校正。
就是说，当输入信号(NRZ信号)的脉冲宽为标准的宽度，亦即当边缘数计数器22或23的计数值小于或等于“1”时，判断电路28如果半进位信号HCY被输入和全进位信号FCY进入时执行计数值校正。在输入信号(NRZ信号)含有噪声的情况下，即当边缘数计数器22或23的计数值成为大于或等于“3”时，如果半进位信号HCY和全进位信号FCY中任一个输入，判断电路28均不执行计数值校正。
通过执行这些处理操作，能大大提高上升/下降计数器29(位同步计数器)与输入(NRZ)信号之间的位同步的稳定性，并能增加位同步俘获速度。
现参照图4说明按照本发明的第二实施例的位同步电路。
此第二实施例的位同步电路的特点是仅利用一个全加器33来实现同样的功能，即在采用两组全加器24和25(见图3)的第一位同步电路时的位同步。图4表明此第二位同步电路的电路配置。应指出，图3中所示的相同标号将用来指定同一或类似的电路元件，因而省略其详细说明。
图4中，边缘检测器21检测由所接收到的输入信号、即FSK信号得到的NRZ信号的改变点以生成对应于检测得的信号波形的边缘位置的边缘检测脉冲。亦即，边缘检测器21检测NRZ信号的边缘来产生其后将被提供给边缘数计数器22、23和寄存器30、31的边缘检测脉冲。
边缘数计数器22可对输入信号中所含的边缘的总数加以计数，即在由当前的复位操作之后直至紧随的由全进位信号FCY作的复位操作为止所确定的这一时间期间内由边缘检测器21提供的边缘检测脉冲的总的数量。此边缘数计数器22将最后所得的计数值N1供给判断电路34。
边缘数计数器23可对输入信号中所含的边缘的总数加以计数，即在由当复位操作之后直至紧随的由半进位信号HCY作的复位操作为止所确定的这一时间期间内由边缘检测器21提供的边缘检测脉冲的总的数量。边缓数计数器23将最后得到的计数值N2供给判断电路34。
寄存器30和31为普通利用多个D触发器(延迟式触发器)构成的锁存电路。寄存器30按照由边缘检测器21获得的输入脉冲保持这时上升/下降计数器29的计数值，并将保存的值R1提供给寄存器31、判断电路34和全加器33。
寄存器31亦按照由边缘检测器21获得的脉冲输入保存上述寄存器30的保存值R1，并将此保存值作为R2提供给全加器33。
全加器33将寄存器30的保存值R1与寄存器31的保存值R2相加来得到随后将被供给判断电路34的相加输出“R1+R2”。
每次由上升/下降计数器29供给半进位信号HCY和全进位信号时，判断电路34根据寄存器30的保存值R1、全加器33的相加输出“R1+R2”、和边缘数计数器22、23的计数值N1、N2判断输入位(输入信号)与上升/下降计数器29间的同步位移量。然后，此判断电路34按照判断结果向上升/下降计数器29发送或上升信号或下降信号。
上升/下降计数器29可以按高于输入信号的位速率N(“N”为一整数，如16)倍的时钟脉冲逐一地向上计数的状态执行正常的计数操作，还可以如前面第一实施例方式(见图3)所说明的进行类似于按照判断电路34所提供的上升/下降信号的那些计数操作的向上计数操作/向下计数操作。如前面说明的，上升/下降计数器29的计数值被送往寄存器30。上升/下降计数器29的半进位信号HCY被作为数据采样定时供给图2的数据解调电路13，还被作复位信号送到边缘数计数器23，和作为判断定时信号被送到判断电路34。上升/下降计数器29的全进位信号FCY也被分别作为基准定时信号送往图2的数据处理单元14，作为复位信号送到边缘数计数器22，和作为另一判断定时信号送至判断电路34。
在此第二实施方式的上述位同步电路中，判断电路34在每次由上升/下降计数电路获得半进位信号HCY和全进位信号FCY时执行下述处理操作。
在输入全进位信号FCY时，判断电路34判断边缘数计数器22的计数值N1和来自全加器33的相加值“R1+R2”。在边缘数计数器22的计数值N1成为“2”而来自全加器33的相加值“R1+R2”小于上升/下降计数器29的满标度值N的情况下，此判断电路34输出向下信号到上升/下降计数器29和执行使上升/下降计数器29的计数值减除一预定值(如1)这样的校正。另一方面，在边缘数计数器22的计数值N1成为“2”而来自全加器33的相加值“R1+R2”大于上升/下降计数器29的满标度值N的情况下，判断电路34向上升/下降计数器29输出上升信号和执行使上升/下降计数器29的计数值被加以一预定值(如1)这样的校正。当由边缘数计数器22输出的计数值N1小于或等于“1”，或者大于或等于“3”时，判断电路34对上升/下降计数器29既不输出上升信号也不输出下降信号，不对计数值作校正。
当输入半进位信号HCY时，判断电路34判断边缘数计数器23的计数值N2和寄存器30中保持的值R1，以及全加器33的相加输出“R1+R2”。在边缘数计数器23的计数值N2成为“1”而寄存器30中保持的值R1小于上升/下降计数器29的一半标度值N/2(即上升/下降计数29的计数领先于输入信号)的情况下，判断电路3给上升/下降计数器29输出下降信号。另一方面，当边缘数计数器23的计数值N2成为1而寄存器30中保存的值R1大于或等于一半标度值N/2(即上升/下降计数器的计数滞后于输入信号)时，判断电路34给上升/下降计数器29输出上升信号。在边缘数计数器23的计数值N2成为“2”而全加器33的相加输出“R1+R2”小于上升/下降计数器29的满标度值N的情况下，判断电路34对上升/下降计数器29输出上升信号。另一方面，在边缘数计数器23的计数值N2成为“2”而全加器33的相加输出“R1+R2”大于或等于上升/下降计数器29的满标度值N的情况下，判断电路34向上升/下降计数器29输出下降信号。当由边缘数计数器23输出的计数值N2为或等“0”，或者大于或等于“3”时，判断电路34对上升/下降计数电路29既不输出上升信号也不输出下降信号，不对计数值进行校正。
进行这些处理操作就能大大提高上升/下降计数器29(位同步计数器)与输入(NRZ)信号之间的位同步的稳定性，并能如第一实施例的那样增加位同步俘获速度。
而按照此第二实施例，由于仅利用一个全加器来替代第一实施例中的二组全加器，所以还能降低整体电路规模。
图5示意表明按照本发明第三实施方式的位同步电路的电路设置。应理解的是，在此第三实施例中基本电路配置与图4中所示的第二位同步电路类似，但具有如下的不同电路。亦即，在第二实施例中由上升/下降计数器构成的位同步计数器被配置以相加/相减计数器，以使得每一循环被校正的计数值的校正值能被设定到对应于同步位移量的值。图5表示具有上述特色的结构的电路配置。应当指明，图4中相同标号被用于指出与第三实施例的相同或类似的电路元件。
图5中，边缘检测器21，边缘数计数器22、23，寄存器30、31，和全加器33均与图4中所示第二实施方式中的相同。
判断电路35能根据寄存器30的保存值R1的内容、全加器33的相加输出“R1+R2”、和边缘数计数器22、23的计数值N1、N2在每次由相加/相减计数器36(将在稍后解释)获得半进位信号HCY和全进位信号FCY时判断输入位(输入信号)与相加/相减计数器36之间的同步位移量。而后判断电路按照判断结果发送相加/相减量信号“δ”给相加/相减计数器36。
相加/相减计数器36在做按具有高于输入信号的位速率N(N为一整数，如16)倍的时钟速度的时钟“CK”逐次进行计数操作时的正常计数操作外还可根据由判断电路35获得的相加/相减信号“δ”加或减计数值。此相加/相减计数器36可构成位同步计数器。当时钟速度高于输入信号的位速率N倍时，相加/相减计数器36执行将N个数设定为1循环这样的计数操作。如前述，计数值被加给寄存器30。而当相加/相减计数器36的计数值达到满计数值N(如16)的一半时，相加/相减计数器36输出半进位信号HCY，而后将此半进位信号作为数据采样脉冲(同步脉冲信号)提供给图2的数据解调电路13。此半进位信号HCY还被作为判断定时信号提供给判断电路35。当相加/相减计数器36的计数值到达满计数值N(如16)时，相加/相减计数器36即输出全进位信号FCY，而将此全进位信号FCY作为基准定时信号提供给图2的数据处理电路14。此全进位信号FCY还被分别作为复位信号加到边缘数计数器22和作为判断定时信号加给判断电路35。
在此第三实施方式的上述位同步电路中，判断电路35在每次由相加/相减计数器36获得半进位信号HCY和全进位信号FCY时执行下述处理操作。
在全进位信号FCY被输入时，判断电路35判断边缘数计数器22的计数值N1和全加器33的相加输出“R1+R2”的值。在边缘数计数器22的计数值N1成为“2”时，判断电路35利用全加器33的相加结果“R1+R2”以及相加/相减计数器36的满标度值N执行计算“R1+R2-N”。而后判断电路35将此计算结果作为相加/相减量信号“δ”供给相加/相减计数器36。
在半进位信号HCY被输入时，判断电路28判断边缘数计数器23的计数值N2和寄存器30中保存的值R1，及全加器33的相加输出“R1+R2”。在边缘数计数器23的计数值N2成为“1”时，判断电路35利用寄存器30的保存值R1和相加/相减计数器36的一半标度值N/2进行“R1-N/2”的计算。当由边缘数计数器23得的计数值N2成为“2”时，判断电路35执行“-1×(R1+R2-N)”计算。而后判断电路35将各个计算结果作为相加/相减量信号“δ”供给相加/相减计数器36。
应理解，在除上述情况之外的情况下，判断电路35不输出相加/相减信号“δ”。换言之，当输入全进位信号FCY时，如果由边缘数计数器22获得的计数值N1小于或等于“1”，或者大于或等于“3”，则不输出任何相加/相减信号“δ”。而在输入半进位信号HCY时，如果由边缘数计数器23获得的计数值N2等于“0”，或者大于或等于“3”，则不输出任何相加/相减量信号“δ”。
在相加/相减计数器36中，在每次由判断电路35提供相加/相减最信号“δ”时进行如下的校正操作。即，仅以所提供的相加/相减量信号“δ”增量/减量相加/相减计数器36的计数值。
如前面所详述的，按照第三实施方式的位同步电路被这样配置，即位同步计数器以相加/相减计数器36配置，此相加/相减计数器36的计数值根据由判断电路35输出的相加/相减量信号“δ”加以增量/减量。结果能实现与第二实施例同样的效果。同时能理想地将位同步俘获速度提高到高于第二实施例。
图6示意地表明按照本发明第四实施方式的位同步电路的电路配置。应理解，此第四实施例中的基本电路配置与图5中所示第三位同步电路的类似，但具有以下不同电路。亦即，对每一循环可进行校正的计数值的校正值加以限制。图6表示具有上述特点结构的电路配置。应指出，图5中所示标号将用于指明与第四实施例同一或类似的电路元件。
图6中，边缘检测器21，边缘数计数器22、23，寄存器30、31，全加器33，判断电路35，和相加/相减计数器36均与图5中所示第三实施例的相同。此第四实施例与第三实施例不同的电路配置是在判断电路35与相加/相减计数器36之间设置有数字滤波器37。此数字滤波器37的主要功能在于对由判断电路35输出的相加/相减量信号“δ”进行二限幅处理和定标处理，以产生另一将在以后被提供给相加/相减计数器36的相加/相减量信号“δ”。
图7表示上述数字滤波器37的具体电路配置。如图7中所示，一限幅处理电路和一定标处理电路分别被加到一第一级IIR滤波器(无限时间脉冲响应滤波器)的输入端和输出端。
在此图中，由判断电路35(见图6)获得的相加/相减量信号“δ”被输入进一箝位电路371。这样箝位电路371将相加/相减量信号“δ”限制为此相加/相减量信号“δ”处于一预定的限制值“α”之内，即限幅处理操作。结果，经箝位的相加/相减量信号“δ1”在一乘法装置372中以一乘数“β”相乘。然后乘法结果被作为相加/相减信号“δ2”提供给全加器(FA)373。
另一方面，另一相加/相减信号“δ3”被输入给全加器373，它对应于由另一乘法装置374乘以乘数(1-β)所得的乘积。这样，全加器373将相加/相减量信号“δ2”加到相加/相减量信号“δ3”来产生将被送到寄存器375的再一个相加/相减量信号“δ4”。
从而，对应于寄存器375的保存值的相加/相减量信号“δ5(＝δ4)”被提供到乘法器374和定标电路376。定标电路37以利用一定标系数“Y”对由寄存器375得到的相加/相减量信号“δ5”进行定标来执行定标处理操作(倍增)，然后将经过定标处理的信号作为相加/相减量信号“δ′”输出到相加/相减计数器36。
在上述数字滤波电路37中，当被箝位电路371所箝位的值“α”，由下式定义时α＝k×δmax(1)(式中“k”为限幅器系数，“δmax”为“δ”的最大值)，与此限幅器系数“k”相应的系统的收敛特性如图8中所示。由此收敛特性可见，此限幅器系数“k”的值越小，运动即越快。
由箝位电路371作上述箝位处理所得的相加/相减量值“δ1(≤α)”被输入具有一由乘法装置372、全加器373、乘法装置374和寄存器375所组成的环路的IIR滤波器。
此IIR滤波器的特性如下对应于寄存器375的最大保存值的系统输出“δ5”的最大值“δ5max”为δ5max＝δ5max×(1-β)+δ1×β(2)系统的响应(被分半的步数)Z(半)为Z(半)＝-1/log2(1-β) (3)在实际情况中，乘法装置372和374中的乘数“β”可在使考虑到系统响应特性来加以确定。
定标电路376对作为结果产生的相加/相减量信号“δ5”进行定标处理操作。此时，与所使用的定标系数“γ(0＜γ≤1)”相应的系统的收敛特性表示在图9中。即就是，定标系数“γ”的值越小，此值的收敛越平滑。经过定标处理操作处理后的相加/相减量信号“δ′”被作为数字滤波器37的输出提供给图6中所示的相加/相减计数器36。
当将这样一数字滤波器37插进位同步电路的环路中时，具体说是将此数字滤波器37安置于判断电路35与相加/相减计数器36之间来闭合这一环路时，在相加/相减量信号“δ”被由判断电路35输出期间此数字滤波器即作为第二级滤波器运作。这一环路的特性可根据由上述的数字滤波器37的乘数“β”、箝位值“α(限幅器系数k)”、和定标系数“γ”所确定的IIR滤波器特性来决定。即就是，上面定义的公式(2)和(3)将等效于图8和图9中所示特性。因而箝位值“α”和定标系数“γ”可与此第四位同步电路中所需的技术细节相应地确定。
图10图形表示此数字滤波器37整个系统的响应特性。由此滤波器特性的曲线“A”可显见，因为滤波器特性在开始阶段上升平缓，所以能消除由单一的噪声等引起的负面影响。因此，如线“B”所表明的，收敛值以恒定速度变化。此收敛值的变化量根据箝位值“α”和定标系数“γ”设定。当α×γ值增加时，变化量增加，而当α×γ值减小时变化量降低。这样，在当由判断电路35获得的相加/相减量信号“δ”的值小于或等于箝位电路371的箝位值“α”时，收敛值与对应于相加/相减量信号“δ”和定标系数“γ”的大小的变化相关连地向目标收敛值收敛。换句话说，当达到目标收敛值的收敛值成为一对应于图10中的箝位值“α”的值时，收敛值即被收敛到这一目标收敛值。
而图10的另一曲线“C”也表明在箝位值“α”和定标系数“γ”二者均被设置到最佳值的情况下确定的收敛曲线。如果达到目标收敛值的收敛值已通过其值对应于箝位值“α”的点“P1”，则收敛值与相加/相减量信号“δ”和定标系数“γ”的大的值的变化相关连地向目标收敛值收敛。而且，曲线“D”表示在虽然α×γ的值与上述收敛曲线“C”的值相同而箝位值“α”被增加的情况下的收敛曲线。在此情况中，由于箝位值“α”大于收敛曲线C的值，所以收敛曲线由另一个早于上述点“P1”的点“P2”向目标收敛值收敛。但由于定标系数“γ”很小，与收敛曲线C相比收敛速度被滞缓。而另一曲线“E”也表明在虽然α×γ的值与上述收敛曲线“C”的相同，但定标值“γ”被增大的情况下的收敛曲线。在这一情况下，由于箝位值“α”小于收敛曲线C的值，收敛曲线从另一迟于上述点“P1”的点“P3”收敛到目标收敛值。但由于定标系数“γ”很大，收敛速度被加速。
按照第四实施例的位同步电路，由于能一次校正的校正值的相加/相减计数器3 6的最大校正量被限制为一预定的量(即，将箝位值“α”乘以定标系数“γ”所产生的量)，而能大大降低由这一噪声所引起的不当的计数值的校正。换句话说，对于第三实施例的位同步电路，如果在位同步建立之后一叠加有单个脉冲的信号被输入，就使得边缘数计数器22或23的计数值成为2，如果在此输入信号上的此单个噪声的位置远离正常位结束位置的话，则相加/相减计数器36的计数值就得到显著地校正。相反，在第四实施例的位同步电路中，这种情况下相加/相减计数器36的计数值的校正量可被压缩到一预定的量，即α×γ值。
也应指出，第四实施方式的数字滤波器37被用来限制一次能被校正的计数值的相加/相减计数器36的最大校正量，因而此数字滤波器37的结构不限于图7中所示的滤波器结构。例如，在图7的滤波器结构中，乘法装置372的乘数被选择作为“3”，和乘法装置374的乘数被选作为(1-β)。换一种方法，乘法器374的乘数也可这样来选择，即这一乘数与另一乘法装置372的乘数之和不等于1。即就是，例如可将乘法装置374的乘数设定为(0.9-β)，乘法装置372的乘数设置为(β/2)，和将乘法装置374的乘数设定为(1-β)/2。而且，系数“β”和“γ”可随开始信号接收操作之后时间推移、或在经过预定的时间之后交替地改变系数“β”和“γ”。也应当理解，如参照此第四实施例和图5中所示第三实施例所说明的。这样的按照来自判断电咱35或38的位同步量输出相加/相减量的方法可同样应用于下面的情况。即，一用于取得判断电路所需的数据的电路配置等于上述图3中所示的电路配置。
图11示意地表示按照本发明第五实施例的位同步电路，其特点主要在于图3中所示的由判断电路28和上升/下降计数器29构成的电路单元被图5中所示的由判断电路35和相加/相减计数器36配置的电路单元所替代。类似地，图12示意地表示按照本发明第六实施例的位同步电路，其特点主要在于图3中所示的由判断电路28和上升/下降计数器29构成的电路单元被以图5中所示的由判断电路35、数字滤波器37、和相加/相减计数器36配置的电路单元所代替。
图11和图12中，由于除判断电路38外的所有电路配置均与图3、5和6中所示的相同，故采用同一标号指明相同或类似的电路元件。当全进位信号FCY由相加/相减计数器36进入时，判断电路38读出边缘计数器22的计数值N1和寄存器26的保存值R1。而在半进位信号HCY由相加/相减计数器36输入时，判断电路38也读出边缘数计数器23的计数值N2和寄存器27的保存值R2。此判断电路38读出的内容基本上与图5和6中所示判断电路35所读取的相同。而后判断电路38执行与图5、6中判断电路35同样的判断处理操作，从而输出与由判断电路35所得到的类似的相加/相减量信号。如前面说明的，由于除判断电路38外所有电路配置均与图3、5和6中所示相同，所以也进行类似的处理操作。
如前面解释的，上述全部第一至第六实施例均是说明输入的为NRZ(不归零)信号。相替代地，也可输入RZ(归零)信号。在这种情况下，在上升/下降计数器或相加/相减计数器计数到满计数值的1/4或满计数值的3/4时即可输出数据采样时钟。
而且，由于本发明的思想是针对位同步电路，即使在多值信号作为输入信号被输入时，如果用于位同步的输入信号是二进制信号的话，则就能利用此多值信号。亦即，按照本发明的位同步电路可被应用到Motorola Inc.所推荐的FLEX式寻呼信号和ERMS(欧洲射频消息系统)式寻呼信号。在这些不同的寻呼系统中，虽然数据部分采用4值调制信号，而在位同步信号部分仍采用二进制信号。
此外，按照本发明的位同步电路不仅可应用于寻呼接收机的位同步电路部分，而且可应用到那些相对一输入信号建立位同步以此来产生位同步脉冲的电路。
本发明并不局限于上述实施例，而是可作变型、改变或替换而不背离本发明的技术精神实质和范畴。
权利要求
1.一种位同步电路，包括能按高于输入数据的位速率N(“N”为整数)倍的时钟进行计数的N数计数器；用于检测对应于输入的位数据的二进制信号的边缘以便输出边缘检测脉冲的边缘检测装置；在每次所述边缘检测装置输出边缘检测脉冲时读取所述N数计数器的计数值的读取装置；用于对在由所述N数计数器的计数值成为一第一预定值之后直至所述N数计数器的计数值再次成为此第一预定值为止所定一周期内所述边缘检测装置所输出的所述边缘检测脉冲的总数进行计数的第一计数装置；判断装置，用于判别在每次所述N数计数器的计数值成为所述第一预定值时所述第一计数装置的计数值，和用于根据仅在所述第一计数装置的计数值成为一预定值时所述读取装置读得的计数值判断位同步位移，由此根据所述判断结果输出用于校正所述N数计数器的计数值的信号；和用于按照由所述判断装置输出的校正信号校正所述N数计数器的计数值的校正装置。
2.权利要求1所述的同步电路，其特征是所述读取装置包含用于保存最终读得的所述N数计数器的计数值的第一寄存器；用于保存在第二最终读取操作期间读得的所述N数计数器的计数值的第二寄存器；和用于将所述第一寄存器保存的计数值加到所述第二寄存器保存的计数值的全加器。
3.权利要求1所述的位同步电路，其特征是所述第一计数装置的所述预定值等于1至2；所述判断装置根据在所述第二计数装置的计数值等于1的情况下所述读取装置最终读得的计数值判断位同步位移，并根据此判断结果输出用于校正所述N数计数器的计数值的信号；和所述判断装置根据在所述第一计数装置的计数值等于2的情况下由所述读取装置最终读得的计数值以及第二最终读得的计数值判断位同步位移，和根据判断结果输出用于校正所述N数计数器的计数值的信号。
4.权利要求1所述的位同步电路，其特征是还包括用于对由一第二预定值到下一第二预定值所确定的一个周期内所述边缘检测装置所输出的边缘检测脉冲的总数进行计数的第二计数装置，所述第二预定值等于一个在所述N数计数器的计数操作中所述N数计数器的计数值由所述第一预定值位移半个周期时的值，而所述判断装置还在每次所述N数计数器成为所述第二预定值时判断所述第二计数装置的计数值，还根据由所述读取装置在所述第二计数装置的计数值等于2时最终读取计数值以及第二最终读取的计数值判断位同步位移，由此根据判断结果输出用于校正所述N数计数器的计数值的信号。
5.权利要求1所述的位同步电路，其特征是所述判断装置输出作为用于校正N数计数器的计数值的信号的指定对应于位同步位移的校正量的信号。
6.权利要求5所述的位同步电路，其特征是所述校正装置还包含用于限制计数值能被一次校正的最大校正量的装置。
7.权利要求5所述的位同步电路，其特征是所述校正装置还包含一数字滤波器，能对所述判断装置输出的校正信号进行最大校正量限制处理和定标处理中至少一个，并将处理结果供给所述N数计数器。
8.用于使一N数计数器的计数操作与输出信号的位定时同步的方法，所述N数计数器按高于输出信号的位速率N(N为一整数)倍的时钟进行计数，所述方法包括步骤1，检测输入信号的改变点；步骤2，在当步骤1检测到输入信号的所述改变点时读取所述N数计数器的计数值；步骤3，在当步骤1检测到输入信号的所述改变点时使一能计数输入信号的改变点的总数的改变点数计数器的计数值增量；步骤4，每次所述N数计数器的计数值达到一预定值时读取所述改变点数计数器的计数值并清除所述改变点数计数器的计数值；步骤5，当步骤4读得的改变点数计数器的计数值为预定值时根据步骤1中读得的所述N数计数器的计数值判断输入信号与所述N数计数器的计数操作之间发生的位的位移；和步骤6，根据步骤5的判断结果输出校正信号以此来校正所述N数计数器的计数值。
全文摘要
位同步电路包括:位同步计数器;检测输入NRZ信号的边缘的边缘检测器;用于计数在位同步计数器的一个计数周期内的边缘检测脉冲数的二组边缘数计数器;在每次边缘检测器输出边缘检测脉冲瞬间检取位同步计数器的计数值并存放在位同步计数操作做的计数器一个周期内检取得的计数值的累计值的两组寄存器。该电路还包括判断电路,根据上述计数值和累加值判断输入NRZ信号与位同步计数器所做的计数操作间的同步位移量,并输出对应于判断结果的校正信号。
文档编号H04L7/033GK1188347SQ9712574
公开日1998年7月22日 申请日期1997年12月29日 优先权日1996年12月27日
发明者今村刚, 佐藤聡 申请人:卡西欧计算机株式会社