用于转接数据帧的设备与方法

专利名称：用于转接数据帧的设备与方法
技术领域：
本发明涉及用于将来自多条输入线路的输入数据帧转接为多条输出线路上的输出数据帧的设备与方法。具体地，提供一种用于转接包括分为几个子信道时隙的数据帧的设备与方法。本发明的设备与方法能以任意速率(即以正常的时隙速率或以子信道的子速率)执行这样的数据帧的有效转接。
这样的正常速率或子速率转接在电信网络中特别有益，特别是在使用PCM链路(脉码调制链路)的电信网络中特别有益。而且，发现本发明的设备与方法对于测试与仿真设备有广泛的应用，其中数据帧需要在多条输入线路与多条输出线路之间进行转接。
在给定结构的电信网络中，在连接更多的用户而不扩展电信网络的设施时，要求更多的容量。这对于其中以快速率增加新的(移动)用户给网络的移动蜂窝电信网络尤为真实。能认为每个新用户将新信道用于信息的发送与接收，并因此一旦增加新用户，显而易见的要求增加信道的数量。
电信网络核心中(例如，交换机与基站之间或基站发射机站与移动用户之间)的物理连接通常是基于帧的数据发送与接收的PCM链路(脉码调制链路)。即，在PCM链路或PCM线路上在以例如125us(8kHz)(2048kb/s)的固定帧速率发送/接收的连续帧中发送数据。此帧能根据系统类型将该帧细分为一定数量的时隙(也称为信道)，一般为32或24个时隙。每个时隙具有已是正常电话语音质量的8kb/s的速率传送信息数据(即语音数据)的容量。例如，一个时隙由8比特组成并对应于一个单条PCM链路上64kb/s的传输速率(全速率)，其中将语音分别在每个时隙中编码为8比特的信息数据。
然而，现代压缩/解压缩技术允许将语音数据压缩/解压缩为比8比特更少数量的比特，即利用较小数量的比特将语音代码转接为较低数据速率。因此，在要连接新的用户站时，不在移动电信系统中增加一个另外的完全新的信道，网络中资源的更有益与有效的使用是执行语音数据的压缩/解压缩，并将时隙进一步细分为几个子时隙或子信道。
可以将时隙细分为子时隙或子信道的另一方面是在也使用PCM链路上的时隙的系统中的模块之间信令信息的传输。此信令信息能以较低速率发送，即利用每秒较少比特发送，将整个时隙用于此信令数据是资源的浪费。
在一个时隙例如由8个比特组成并对应于PCM链路上64kb/s(以全速率)的传输速率时，则使用4比特的子时隙(子信道)将使用相应的32kb/s的速率(子速率)，其中一个时隙分为两个子时隙。同样地，1比特的子时隙给出8kb/s的速率且每个时隙8个子时隙。如果一个信道具有n*8kb/s的带宽，其中n＝1…7，则n＝1可称为具有半速率的子速率信道，n＝2可称为具有全速率的子速率信道，并且2＜n＜8可称为具有增强速率的子速率信道。正常速率信道(全信道)具有64kb/s的速率。显然，参见一条PCM链路，一系列帧之中各个帧均可以不同地细分为不同子速率的子信道。
在电信网络中，需要许多交换机与转接设备，例如将来自多条输入线路的输入数据帧转接为多条输出线路上的输出数据帧。已有良好建立的技术用于全速率转接，即转接具有许多(32或24)相等带宽(例如64kb/s)的时隙的分组或帧。然而，使用具有不同子速率的子信道的技术是最近研制的新想法，并对转接设备中的硬件提出了新的要求，因为旧的全速率转接设备一般不能处理进一步细分为子时隙或子信道的时隙的转接。
因而，需要研制不仅处理正常速率转接而且也处理子速率转接的新的转接结构。
使用常规的正常速率转接器的子速率转接图1表示用于在输入与输出线路i1，o1；i2，o2上利用具有负责子信道或子时隙转接的附加子速率转接器SRS的正常速率转接器NRS，将数据帧从一个转接网络终端SNT A转接到另一转接网络终端SNT B的组转接子系统GSS。
利用均包含许多时隙的一条或多条物理链路将该子速率转接器SRS连到正常的转接器。此子速率转接器SRS能将来自正常速率转接器的任一时隙的任一比特回连到此正常速率转接器NRS的任一时隙中的任一比特。
图2表示20kb/s子速率连接中输入数据帧IDF中的一个时隙与输出数据帧ODF的一个时隙的示例。使用至正常速率转接器NRS的子速率转接分机，能利用以下三个步骤建立从转接网络终端SNT A的子速率信道X至转接网络终端SNT B上的子速率信道Y的连接1、在正常速率转接器中建立从包含子信道X的SNT A上的时隙至子速率转接器SRS上的任一空闲时隙的64kb/s连接。
2、在正常速率转接器NRS中，建立从子速率转接器SRS上的任何其他空闲时隙至包含子信道Y的SNT B上的时隙的连接。
3、在子速率转接器SRS中，在步骤1与2中选择的时隙的比特位置的合适比特之间进行连接。
图3表示利用64K实施的组转接子系统GSS。子速率转接器SRS(由每个平面的子速率转接模块SRSM构成)通过8对时分转接模块TSM连到正常转接器，以给出4K个位置MPU。时分转接模块TSM使以新接口替代的DL2接口具有512时隙，但未改变其转接功能。RR表示地区处理器，并且SPM是空分转接模块，而CLM是在组转接子系统GSS内提供同步的时钟模块。
由于子速率转接器能将任何一个时隙连到任何一个时隙，所以不需要连接时分转接模块ISM中的语音存储器。对于每个输出时隙的每个比特，子速率转接器SRS必须在控制存储器中具有一个存储位置。此控制存储位置的入口定义了应读出的转接模式存储器中的特定比特。因此，为了连接大于8kb/s的信道，必须也写入许多控制存储位置。例如，为了建立图2所示的24kb/s连接，要求写入三个控制存储位置。然而，保证子信道的比特在输出时隙中处于与输入时隙中相同的顺序。
如所意识到的，(组转接系统GSS中的)时分转接模块TSM是仅用于全速率信道的时分转接模块。图1、3中的附加模块SRS与SRSM能进行子速率转接。例如，附加模块SRSM处理输入的8条PCM链路和输出的8条PCM链路。因此，SRSM由8个相同的基本模块组成(图3)，每个模块处理输入的8条PCM链路并生成输出的一条PCM链路。这首先要求存储所有信道的一个帧并随后以不同的顺序读出此数据。
图3的子速率转接模块的结构更具体地表示在图4中。图4涉及权利要求1与权利要求21的前序特征a)、b)、c)。这里，将来自多条输入线路i1，i2…iN(N＝8)的输入数据帧转接为多条输出线路O1，O2…OM(M＝8)上的输出数据帧。一般地，N≠M是有效的，然而，在下面，将考虑N＝M的情况。如从图4中能看出的，为了将8条PCM链路转接为8条PCM输出链路，必须使用64个帧存储缓冲器FSB，每个FSB存储相应输入数据帧的一个完整帧。第一转接模式存储器SPM选择将在此时隙中读出的比特位置(即，对应于此时隙中的子时隙的比特)，而第二转接模式存储器SPM′从存储在相应帧存储缓冲器FSB中的(32或24)时隙中选择时隙。如从图4中看出的，硬件要求是扩展这样的子速率转接器。而且，子速率转接模块SRSM限制为8条PCM链路并依赖于时分转接模块TSM来转接子速率信道。例如，16条PCM链路的子速率转接器必须使用两个TSM模块和两个SPSM模块。而且，对于每条输出PCM链路，必须缓冲来自所有8条输入PCM链路的整个PCM帧，如图4所示。
使用附加子速率转接器到常规全速率转接器(图1)的优点是能以一般为2Mb/s的PCM比特率完成帧存储缓冲器FSB的读。然而，硬件要求是例如扩展涉及电路板水平的输入的16条PCM链路和输出的16条PCM链路实施，两个子速率转接模块SRSM由16个假定为233×160mm2的标准欧洲印制电路板的电路板(加上两个时分转接模块TSM)组成。如果此结构应增加为多于16的输入与输出的PCM链路，则显然硬件要求甚至是利用附加到常规全速率转接器的子速率转接器的此结构的更多扩展。
因此，本发明的目的是提供执行包括全速率与子速率时隙的数据帧的有效快速转接而不需要扩展硬件的一种转接设备与转接方法。
利用将来自多(N)条输入线路的输入数据帧转接为多(M)条输出线路上的输出数据帧的设备来实现此目的，此设备包括a)帧存储器，用于存储输入数据帧；b)转接模式存储器，用于存储预定的转接模式；和c)控制装置，用于从所述存储的输入数据帧的比特位置中选择比特，并用于根据所述存储的预定转接模式将所述选择的比特分配到输出数据帧上的比特位置；其特征在于d)所述帧存储器包括编号为j＝2-K的均存储所有输入线路的所有输入数据帧的帧存储器；e)所述转接模式存储器包括编号为j＝2-K的均存储与相应的一个所述帧存储器相关的预定转接模式的转接模式单元；和f)所述控制装置用于根据存储在相关的第j转接模式单元中的相应转接模式，从存储在第j帧存储器中的输入数据帧中顺序地选择相应数量的M/K个比特，其中j＝1-K，并同时将所述选择的比特分配到包括M/K条输出线路的预定输出线路子组上的输出数据帧上的比特位置。
而且，利用将来自多(N)条输入线路的输入数据帧转接为多(M)条输出线路上的输出数据帧的一种方法来实现此目的，此方法包括以下步骤a)在帧存储器中存储输入数据帧；b)在转接模式存储器中存储预定的转接模式；和c)由控制装置从所述存储的输入数据帧的比特位置中选择比特并根据所述存储的预定转接模式将所述选择的比特分配到输出数据帧上的比特位置；其特征在于以下步骤d)在编号为j＝2-K的帧存储器中存储所有输入线路的所有输入数据帧；e)在编号为j＝2-K的转接模式单元中存储与相应一个所述帧存储器相关的预定转接模式；和f1)从存储在第j帧存储器中的输入数据帧中顺序选择相应数量的M/K比特；和f2)根据存储在相关的第j转接模式单元(SPMj)中的相应转接模式，将所述选择的比特同时分配到包括M/K条输出线路的预定输出线路子组上输出数据帧上的比特位置。
这样的方法与这样的设备能更经济、有效地利用不同的缓冲技术与特殊控制逻辑来执行子速率转接。能利用最少数量的标准部件在所建议的模块中完成实施。作为比较，为了实施输入的16条PCM链路和输出的16条PCM链路，有关电路板水平，本发明的设备与方法仅占用一个标准欧洲印制电路板，而无需如上结合图1-4所解释的附加时分转接模块TSM。
本发明的设备与方法主要基于并行利用几个帧存储器和几个转接模块单元并将输出线路组合为许多子组的概念。与各自帧存储器相关的转接模块单元则在已顺序地从利用转接模块所表示的比特位置中读出相应的比特值之后同时分别分配输出线路子组上的比特。
有益的是，以高于将比特读入帧存储器中的时钟速率从存储的输入数据帧中顺序选择比特和同时分配所选择的比特到输出线路子组上的输出数据帧上的比特位置。因而，能保证以比特与帧同步方式将比特分配到所有输出数据帧上。
有益的是，对于16条PCM输入链路与16条PCM输出链路的系统，仅与前面图4所示相同大小的一个转接模式存储器一起使用两个并行工作帧存储器。此转接模式存储器仅不同地分为分别用于相应帧存储器的奇与偶转接模式的转接模式单元。因此，由于仅有一个转接模式存储器和仅有两个帧存储器用于输入的16条PCM链路和输出的16条PCM链路，所以硬件要求显著少于附加子速率转接器中的硬件要求。
本发明的设备与方法的还一优点是具有通用可调节的转接功能而无负面影响。此设备与方法能以良好平衡的硬件设备来实施，其中使用最少量的标准部件，并且张驰定时要求预期在部件与电路板水平上没有实际困难。此实施在电路板的部件利用与生产方面相当经济。因而，由于转接模块分为并行工作单元，其中每个单元以高于PCM比特率的速率(例如，16输入/输出结构中的PCM比特率的8倍)利用张驰定时工作在时间共享处理中，所以子速率转接要求较少的硬件并且仍能以输入PCM数据帧的比特率操作。
本发明的其他有益实施例与改善可以从从属权利要求中获取。下面，将结合其实施例并结合


本发明。
通过下面结合附图的详细描述，将会更好地完全理解本发明和它的许多优点及目的。在这些附图中图1表示将子速率转接器附加到常规正常速率转接器NRS的建议；图2表示24kb/s子速率连接的示例；图3表示具有用于图1中建议的附加结构的子速率转接模块的组转接子系统结构；
图4表示图1所示的子速率转接器SRS的逻辑结构的示例；图5表示本发明的子速率转接器SRS的整体结构；图6表示图1所示的子速率转接器RSR的内容的整体图；图7表示使用图6的转接模式存储器SPM的子速率转接；图8-1表示根据本发明的包括用于将来自多(N)条输入线路的输入数据帧转接为多(M)条输出线路上的输出数据帧的多(K)个并行工作单元的设备；图8-2表示包括用于奇与偶PCM输出链路的两个帧存储器的图8-1中设备的实施例；图9表示由图8-1与图8-2中的转接模式存储器SPM执行的一般转接功能；图10-1表示控制单元为了顺序地从存储的输入数据帧中选择比特并用于同时将这些比特分配给子组的PCM输出线路而执行的比特处理；图10-2表示图8-2中使用的奇与偶转接模式单元SPMo、SPMe的内容；图11表示由本发明设备的拷贝装置执行的广播功能，其中使用修改的转接模式以便同时地将输入数据帧的一个比特拷贝到输出数据帧上几个比特位置。
在整个附图中，相同或相似的标号表示所有实施例中相同或相似的部件。
下面，首先将结合图5说明本发明的子速率转接设备的一般结构。然而，应注意本发明的设备是不限于仅处理子速率转接或全速率转接的一般结构而是分为时隙的数据帧的任意组合，其中时隙又分成子信道，甚至在每个时隙中能使用不同的大小。实际上，本发明方法与设备是面向比特的而不是面向信道的，并因此执行比特转接而无需明确知道时隙实际上如何细分为子信道。在整个描述中，术语“转接”和“交换”或“转接设备”和“交换设备”等用于表示同一功能，即将任意输入线路上的比特、子信道、全部信道或帧传送到一条或多条任意输出线路上。
本发明设备的一般结构图5表示本发明设备SRS的系统图，此SRS是用于通过输入接口INTi与输出接口INTo将来自多(N)条输入线路i1，i2…iN的输入数据帧转接为多(M)条输出线路O1，O2…On，OM上的输出数据帧的子速率转接器。输入线路与输出线路能是包括具有任意组合的全速率或任何子速率时隙的速度高达2048Mb/s的数据帧的PCM链路。如上所述，本发明设备不是面向时隙而是面向比特的，所以PCM链路可以包括全速率或任何子速率的数据帧。
图6表示类似于图4的图5所示的子速率转接器SRS的内容概图，此子速率转接器SRS包括用于存储来自多条PCM输入线路i1…iN的输入数据帧的帧缓冲器FSB。转接模式存储器SPM类似于图4的转接模式存储器SPM、SPM′，用于存储预定的转接模式SP(也参见图7)。控制装置CU用于从帧存储缓冲器FSB中存储的输入数据帧的比特位置中选择比特并用于根据所述转接模式存储器SPM中存储的预定转接模式SP将所选择的比特分配到PCM输出线路上的输出数据帧上的比特位置。图6中的子速率转接器SRS以如上所述由多达32个时隙(总共256个比特)构成的PCM帧格式工作。帧存储器FSB存储来自所有输入PCM线路i1…iN的所有输入数据帧并且相应数量的M条输出PCM线路O1…OM上的输出数据帧利用从任一输入数据帧中的任一比特位置开始顺比特方向的比特选择并通过将选择的比特分配到输出数据帧上的特定比特位置来生成。
在图6中，转接模式存储器SPM可以认为是一个单独的存储单元并且帧存储缓冲器FSB可以认为包含许多类似于图4帧存储器用于将每条输入PCM线路交叉连接到每条PCM线路的帧存储器。
本发明的第一实施例图8-1表示本发明设备的第一实施例，具体地表示如一般在图6中示出的转接模式单元和帧存储器的并行结构。如图8-1所示，子速率转接设备SRS包括许多独立定义的单元u1，u2…uj…uk。因此，子速率转接设备SRS分成如可以从图8-1中取出的并行工作单元。每个单元包含转接模式单元SPMl…SPMj…SPMk和相关的帧存储器FSMl…FSMj…FSMk。每个帧存储器存储如利用输入PCM线路接口INTi与相应帧存储器之间的连接所示的所有输入线路的所有输入数据帧。每个转接模式单元SPMj存储预定转接模式，用于从存储的输入数据帧中的比特位置中选择比特并用于将相应比特分配到在子组输出线路上的输出数据帧。如利用每个帧存储器FSMj的输出上的双交叉线路所表示的，定义具有每个M/K输出线路的K个输出线路子组，其中K是总的输出线路O1…OM的数量。输出线路数量M可以等于输入线路数量N或可以实际上是不同的数量(M＝N或M≠N)。
如在下面将看出的，图8-1中的本发明设备的并行结构包括与输入线路数量N无关并与输出线路数量M无关的许多单元uj，然而，必须至少提供两个单元，即K至少为2。
控制装置CU执行与图6的一般控制装置CU类似的功能。即，此控制装置根据存储在相关转接模式单元SPMj中的相应转接模式顺序地从存储在任何一个单元uj的帧存储器中的输入数据帧中选择许多M/K比特。在从输入数据帧中顺序选择相应数量的比特之后，此控制装置CU同时将这些比特分配在单元uj的输出上的特定输出线路子组的输出数据帧上。因此，每个单元用于同时分配相应子数量的M/K比特给相应数量的M/K输出线路。
如上所述，控制装置在一个比特时间期间处理某一比特位置的所有PCM链路。将子速率转接模块分成并行工作单元保证此定时保持在其中在部件与电路板制造方面避免实施困难的水平上。
在图8-1中，不进行输出线路M/K的特定优选组合。然而，能以这样一种方式执行输出线路的子组合，以使第一单元u1负责将比特分配到第一输出线路O1和每个第(1+jM/k)输出线路O(1+jM/k)的输出数据帧上。第二单元u2用于将比特分配到第二输出线路O2和每个第(2+jM/K)输出线路O(2+jM/k)的输出数据帧。第三单元u3分配比特到输出线路O3和每个O(3+jM/k)输出线路的输出数据帧上，等等，其中j＝1，2，…K-1。
例如，在提供4个单元uj(K＝4)并使用16条输入线路(N＝16)和16条输出线路(M＝16)时，则单元u1的输出线路子组1能包括具有编号1、5、9、13的输出线路，单元u2的输出线路子组2能包括具有编号2、6、10、14的输出线路，…，并且单元u4的输出线路子组4能包括具有编号4，8，12，16的输出线路。即，由于利用K＝4单元一般能处理每单元总数为8的PCM线路，所以使用每模块4条PCM线路不是最佳系统(＜8)。
从输入数据帧读入数据比特和将数据比特分配到输出数据帧是比特同步的，即对于一个比特的每个并行读入到所有帧存储器FSMj来说，同时分配一个比特到所有输出线路上的所有输出数据帧的比特位置(参见图10-1)。为保证此，以比输入PCM线路i1…iN的比特率快M/K倍的速率执行利用转接模式单元的比特选择。即，在读入一个比特到相应的帧存储器FSMj期间，利用包含在相应转接模式单元SPMj中的转接模式顺序地从已存储在帧存储器中的数据帧中分别选择M/K比特。下面将结合图7进一步解释利用此转接模式存储器的比特的顺序选择和分配。
然而，分别包含在转接模式单元SPMj中的转接模式SP与来自相应帧存储器FSMj的相应子组的输出线路的输出线路数量具有直接关系。即，包含在每个转接模式单元中的顺序转接模式仅包含在相应子组的M/K输出线路上转接比特所必需的转接模式。相反地，每个帧存储器FSMj包含每个帧周期中所有输入PCM线路i1…iN的所有输入数据帧。因而，每个帧存储器FSMj具有至少n*N比特的存储容量(n＝每帧的比特数)。帧存储器是真正单独的存储单元，用于同时存储所有输入线路的所有输入数据帧。转接模式单元SPMj仅需要N/K存储位置的存储容量。因此，在图6中并在图7中也示出的整个转接模式存储器SPM可以仅仅细分为具有不同构造的实体的几个转接模式单元，以致分别为相关的帧存储器FSMj提供单独的转接模式SP。因此，转接模式单元实际上是单独的存储设备，然而，在容量方面，这些单元一起仅要求与图7和图6中的单个存储装置相同的存储容量。
然而，与图4相反，图8-1中的并行结构显著减少有关存储器的硬件要求，这是因为不再需要每个交叉点上图4的常规方案中所示的并行工作单元。在图8-1中，此子速率转接设备包括并行工作单元，其中每个单元在相应子组的PCM输出线路上执行全速率或分速率转接时利用M/K乘输入PCM比特率的张驰定时工作在时间分享处理中。因而，本发明设备在部件使用和电路板制造方面相当经济。
而且，图8-1中的设备是用于输入线路上和输出线路上可变数量的PCM链路的可调节的通用子速率转接设备。即，一般来说，在单元数量K与输入和输出线路数量N、M之间没有固定的关系。因此，能以良好平衡的硬件设备实施此转接设备，其中使用最少数量的标准部件，并且张驰定时要求是使得在部件与板水平上预期没有实际困难。
最好，基本转接设备可以包括8条输入线路和8条输出PCM线路并仅使用一个单元u1，其中以8倍的输入比特率执行比特的顺序选择，然而，具有一次能存储大于8的输入数据帧的可变缓冲容量。如果此基本单元扩展为处理输入的16条PCM链路和输出的16条PCM链路，则此转接设备可以包含两个单元u1、u2，其中每个单元又以8倍的输入比特率执行比特的选择并分配这些比特到相应的输出数据帧。如果另一方面要求例如具有32条输入与输出的PCM链路的较大的子速率转接设备，则此设备由4个并行工作单元u1、u2…u4构成，这又需要相应帧存储器FSMj中双倍的容量。然而，这些单元仍以8倍的输入比特率操作。根据用于实现这样的转接设备的电路板的大小，此转接设备仍仅占用一个电路板并因而显著减少例如图4的附加子速率转接器中所需的硬件要求。
虽然图4中用于16条输入PCM链路和16条输出PCM链路的结构仍要求由16个电路板构成的两个子速率转接模块SRSM(加上两个转接模块TSM)，但图8-1的本发明的转接系统仅占用一个电路板而无需时分转接模块TSM。图8-1的本发明转接设备中这些减少的硬件要求是由于使用并行工作单元的事实，这些工作单元以高于PCM输入链路的输入比特率的速率顺序从相应的帧存储器中选择比特。
转接模式存储器的工作原理图7表示在将转接模式存储器SPMj用于从输入线路in上的输入PCM数据帧IDF的比特位置中选择比特并将这些比特分配到输出线路Om中的输出PCM数据帧ODF时子速率转接设备的主要功能。应理解图7表示使用仅包括一个转接模式存储器与一个帧存储器的基本单元示例的转接模式存储器SPMj中的转接模式SP的总的工作原理。下面将结合图8-2与图10-2进一步解释使用两个转接模式单元和两个帧存储器的另一实施例。图7用于解释从一个输入PCM数据帧IDF的各个时隙中顺序选择比特并将这些比特分配到一个输出PCM数据帧ODF。
在图7中，假定包括例如32个时隙(256个比特)的输入PCM数据帧IDF已存储在帧存储器中。此基本功能是在由转接模式存储器SPMj控制的输出PCM链路Om上生成输出PCM数据帧ODF并从存储在此帧存储器中的输入PCM数据帧IDF的比特位置中提取相应的比特。应注意执行面向比特的选择与分配，其中在转接模式存储器中定义每个输出PCM链路的每个输出数据帧中所有的256个比特。每个输出PCM比特描述在它自己的有关数据源(即应从哪个输入PCM数据帧中选择比特和这是哪个比特)的转接模式存储器的登录项中。以与相应PCM输出线路Om的相应输出PCM数据帧中生成比特的相同顺序组织转接模式存储器中的数据。如图7中所示的，此转接模式的结构是第一PCM链路(相应地其输出数据帧)上的第一比特0，随后第二PCM链路(其相应输出数据帧)上的比特0等等直至最后的PCM链路(相应地其输出数据帧)上的比特255如利用靠近转接模式存储器所示的表所表示的列出。
此转接模式因此包括表示将从存储的输入数据帧中读出的比特位置的编号的顺序表，其中控制装置CU将所述输出数据帧的比特位置编号BPN用作用于寻址帧存储器的地址、从所寻址的转接模式单元的存储位置中读出比特位置并将此读出的比特位置用于寻址帧存储器中的存储位置。然后，利用转接模式存储器控制的比特处理模块读出所寻址的帧存储器的存储位置的比特值，将此比特值分配到输出数据帧的比特位置。除了仅是将比特值分配到输出帧上所选择的比特位置之外的类似倒置、设置、清除或三态读出的比特值的比特操作实际上由转接模式存储器SPM顺比特方向进行控制(正如同要读出的每个比特的地址功能)。即，利用输出数据帧中所需的比特位置所寻址的存储位置中的登录项控制此比特处理模块，此登录项分别表示将从帧存储器中读出的比特值在分配到数据帧上所需的比特位置之前应保持原样、倒置、清除或三态。因此，能执行除了只是将读出的比特值写到输出数据帧之外的比特操作。
在图7的示例中，填充在输出PCM数据帧中的当前比特位置编号是输出PCM数据帧中第8时隙的编号5，此比特位置编号BPN用于寻址输出表示将从特定输入PCM数据帧IDF中读出的比特位置是第15时隙中的比特位置2的数据值的转接模式存储器。随后，控制装置从此比特位置号2中读出比特值并将此比特值分配到输出PCM数据帧的第8时隙中的比特位置号5。
因此，转接模式存储器中每个存储位置描述用于一个特定PCM输出线路Om的输出PCM数据帧中的一个比特，因而利用将转接结构数据模式(转接模式)装载到事先知道的转接模式存储器SPM中来构造此转接设备SRS。控制装置以高于输入PCM比特率的时钟速率工作，以使它在时间共享处理中在一个PCM比特时间期间能处理某一比特位置上所有输入线路的所有PCM输入数据帧。例如，在图7中，转接模式存储器将处理8条输入线路和8条输出线路，则在(8条输入线路的每个输入数据帧的)一个输入比特的读入期间，将分别地将一个输出比特同时分配在8条输出线路的相应8个输出数据帧上。为了允许此比特同步的读入与比特输出，选择处理必须以是输入比特率8倍的时钟速率运行。
帧存储缓冲器的工作原理根据比特同步的读入与分配操作，理想地希望仅存储每个帧周期的一个输入数据帧。即，希望在读入所有输入线路的所有输入数据帧的一个比特的处理期间，已同时将一个比特分配到所有输入线路上的所有输出数据帧。然而，由于当前读入的一个比特不能在存储之前同时分配到输出数据帧，所以这是不可能的。同样，在存取还未写入的比特位置时出现类似问题。
因此，帧存储器必须至少存储两个连续的输入数据帧，以允许以比特同步方式读入比特、(以较高的时钟速率)选择比特和将比特分配到输出数据帧。
而且，比特的读入和存储比特以及比特的选择与分配要求一些处理时间，以致具有可能引起帧存储器FSB中仅两个存储的输入数据帧重叠的另一延迟。因此，为了保证比特同步的读与写，帧存储缓冲器FSB必须为每条PCM线路总共存储三个连续的输入数据帧。因而，PCM输入数据帧与PCM输出数据帧之间的定时关系正好是两个帧的延迟(250us)。然而，这保证所有输入数据帧与所有输出数据帧在帧与比特电平上进行同步。而且，两个数据帧的时间延迟不引起电信链路中的任何问题。
应观察到结合图7的一个令人感兴趣的方面。尽管图7基本上能执行子速率转接，但不单独处理各个时隙或甚至不单独处理子时隙。转接模式存储器不关心所选择的比特是属于全速率的时隙还是属于较小比特率的子时隙(或子信道)。完全如上所述顺比特方向和比特同步地完成转接。
K＝2的转接设备的实施例如上所述，控制装置得在一个比特时间期间处理某一比特位置的所有PCM链路。为保证此，定时保持在其中在部件与电路板制造方面避免实施困难的水平上并且如一般在图8-1中所示的将子速率转接设备SRS分成并行工作单元。
在图8-2中示出使用两个单元(即一个奇单元和一个偶单元)的实施例。这里，假定N＝M(参见图8-1)，即输入线路数量与输出线路数量相同。由于K＝2，所以将只有两个输入线路子组。根据图8-2，组合输出线路子组，以使帧存储器FSBo用于只分配比特给奇编号的输出线路，即分配给具有编号1，3，5，7，9…的输出线路。同样，FSBe仅用于分配比特在偶编号输出线路(即具有编号2，4，6，8，10，12的输出线路)的输出数据帧上。而且，此转接模式存储器包括两个转接模式单元，即奇与偶SPMo、SPMe，这两个单元均只包含用于将比特仅分配给偶或奇输出线路上的输出数据帧的转接模式SP。
总之，奇与偶转接模式单元要求与图7所示的单个转接模式存储器相同的存储容量，然而，不同地构造各个奇与偶转接模式自身。即，如图10-2中所示的，控制装置CU仅利用奇编号输出线路的输出数据帧上的比特位置寻址奇转接模式单元SPMo。同样，仅利用偶编号输出线路的输出数据帧上的比特位置寻址偶转接模式单元SPMe。
虽然图8-2表示N＝M＝16的示例，但对K＝2不限制输入与输出线路数量。如上所述，基本单元包括8条输入线路与8条输出线路和一个转接模式单元与一个帧存储器(K＝1)，下一个重新换算的基本转接大小包括具有两个转接模式单元和两个帧存储器(K＝2)的16条输入与16条输出线路…。即，重新换算基本单元K次产生用于利用K个单元(即K个转接模式单元和K个帧存储器)将K×8条输入线路子速率与全速率转接为K*8输出线路的转接设备。
比特同步操作图9表示16条输入与16条输出线路情况中图8-2中实施例的比特同步操作。如从图9中明白的，帧存储器FSM包含用于存储连续地在三个帧周期t0、t-1、t-2上输入的数据帧的三个帧存储单元FSB′、FSB″、FSB。
FSB′存储在当前帧周期t0上从输入线路读入的输入数据帧，FSB″存储在t0之前的一个帧周期(即在t-1上)的输入数据帧，而FSB″存储在t0之前两个帧周期(即在t-2上)的输入数据帧。因此，FSB存储用于在将比特读入FSB′的同时将比特分配给输出数据帧(即，用于子速率转接功能)的早两个帧周期读入的帧。FSB是循环缓冲器。
帧存储器和输出数据帧中阴影部分表示从所有输入数据帧同时读入一个比特X和同时将一个比特X分配(写)到所有输出PCM线路1，2，…16上所有输出数据帧ODF。即，在将一个比特X读入帧存储缓冲器FSB′的同时，控制装置将转接模式存储器SPM用于选择存储在帧存储单元FSB中的输入数据帧的一个比特，以便将此比特分配到输出数据帧ODF中同一(！)比特位置X。
如图9所示，有可能从在时间t-2存储的任一输入数据帧中选择任何一个比特。即，在仅从PCM线路2与PCM线路3的时间t-2上的输入数据帧中选择和分配一个比特的同时，有可能从一个输入数据帧或实际上从一个时隙或两个不同时隙或同时从一个时隙的不同子信道中选择两个不同的比特，如PCM线路9的t-2的输入数据帧所示的。由于利用转接模式存储器的选择与分配是分别对于奇与偶组合的输出数据线路的顺序处理，所以明白相应子组的输出线路的比特的分配与选择必须以高于并行和帧与比特同步到达输入数据帧的输入比特率的时钟速率运行。
这在图10-1中进一步示出。图10-1表示比特处理电平上图8-2的结构。即，转接模式单元奇SPMo用于奇编号PCM输出线路1，3，5，7，9，11，13，15的输出数据帧中比特的顺序比特选择和比特分配(比特处理)。同样，偶转接模式存储器SPMe用于预定用于偶编号PCM输出线路2，4，6，8，10，12，14，16上输出数据帧的比特的比特选择与比特分配(比特处理)。比特处理模块从在时间t-2分别存储在第三帧存储单元FSBo与FSBe中的输入数据帧中选择比特。
图9表示在将帧写到帧存储器并生成得到的输出帧时的整个定时。如图9所示，由于对于输入数据帧与输出数据帧中一个比特位置X同时完成比特的读入与分配，所以此操作完全在比特电平上并从而在帧电平上同步。
图10-1表示两个并行工作单元如何操作。在每个单元中，在是1/2048＝488ns的输入帧的一个比特时间期间顺序处理8个比特(8条PCM输入线路之中每条线路一个比特)。这使每个模块中的基本比特处理速率(用于选择与分配的时钟速率)为488us/8＝61ns。
比特处理模块因而根据存储在转接模式存储器中的转接模式以8倍于PCM比特频率的时钟频率工作，于是在一个输入PCM比特时间期间能处理所有8条PCM链路。控制数据流的控制装置CU主要由两个状态机构成，一个状态机用于将输入数据帧读入到帧存储器中，而另一个状态机用于选择和分配(即生成)输出线路上输出数据帧上的比特。所有PCM链路以比特电平和帧周期电平进行同步。
本发明的子速率转接设备使用都能仅从一条输入PCM线路中提取的比特率时钟和帧时钟。
子速率转接器利用TTL电平信号加上单独的比特率时钟和单独的帧速率时钟使用输入与输出的PCM线路。在此单元外面完成时钟的提取与信号变换为TTL。
本质上用于比特的顺序选择的基本时钟(在图9与图10-1中对于N＝M，8倍X比特率时钟)能从锁定到此比特率时钟的锁相环单元中生成。由于能如此从输入数据帧中提取内部时钟速率，所以数据帧的转接完全在比特电平与帧电平上进行同步。在转接数据帧时，在时隙与子时隙之间没有区别，总是因为以面向比特的方式执行转接，而不考虑如上结合图4中的可选建议所述的单独的时隙(参见时隙选择器SPM′)。如图8所示，原则上存储的数据帧的任一比特位置的任一比特值能利用转接模式存储器读出并写(分配)到任一输出数据帧上任何一个任意比特位置。因此，原则上能从几个帧中选择数据(比特值)，以执行多帧转接(这是有可能的，但复杂)。
此面向比特的转接允许进一步的扩展，如下面结合图11所讨论的。
包括拷贝功能的转接设备的实施例在图8-1、图7、图8-2中，控制装置CU能包含用于将从存储的输入数据帧中选择的一个特定比特分配到同一输出数据帧中或实际上两个不同输出数据帧中至少两个比特位置的拷贝装置。此拷贝装置也能将此选择的比特分配到不同时隙中至少两个比特位置或分配给同一输出数据帧上的几个时隙，在图11中示意地表示。输入PCM数据帧中时隙14的第一比特位置号3的比特值拷贝到相应输出PCM数据帧的第7时隙、第12时隙、第19时隙与第29时隙中的比特位置。同样，此输入数据帧的第14时隙中的第6比特值拷贝到输出PCM数据帧ODF的第7、第12、第19与第29时隙。
即，输出数据帧ODF的第12时隙能包含比特位置号1中的比特值，这是不拷贝到任何其他时隙中的比特值。比特位置号2、3的比特值对应从输入数据帧IDF的时隙14的比特位置号3、5中拷贝的比特值。
用于利用转接模式存储器实施拷贝或广播功能的操作类似于在图7与图10-2中使用的操作。即，所需要满足的分别是输出数据帧ODF中的比特位置或分别在此输出数据帧ODF的时隙或子时隙中的比特位置。因此，例如，用于寻址转接模式存储器的时隙12的比特位置号2导致输入数据帧的时隙14的比特位置号2的比特值的选择与分配。当控制装置将选择与分配比特给输出数据帧ODF的时隙19时。利用时隙19的比特位置号寻址的转接模式存储器登录项又包含表示输入数据帧IDF的时隙14的比特位置号2的同一数据值。因此，时隙14的比特位置号2的比特值也写入(即，拷贝)到此输出数据帧的第二时隙19中。
此拷贝功能也与图10-1或图8-2中一个或两个转接模式单元SPMo、SPMe中转接模式的结构无关。此拷贝功能仅表示转接模式存储器包含表示将不只一次而至少两次或有可能多次(在图11的示例中，例如，三次)从存储的输入数据帧中读出的特定比特位置的登录项。完全可以自由地选择拷贝此比特值的时隙和输出数据帧。因此，仅通过将特殊拷贝转接模式装载到转接模式存储器中来实现此拷贝功能。由于转接功能如上所述工作在比特电平上，所以此拷贝功能仅是转接模式存储器中转接模式的特殊实施而无附加的存储要求。
因此，在转接设备中进行帧或分组转接时，例如，能同时将一个特定输入数据帧拷贝到两条不同的输出线路。因而，例如，移动电信系统中的呼叫能同时转接到两个单个用户，这在压缩语音时也是真的，以致各个用户仅占用子时隙(或子信道)，总是因为拷贝功能同样可良好地应用于单个时隙或单个子时隙的拷贝。这是由于转接设备是面向比特的而不是面向时隙或帧的事实。
除开将子速率拷贝到几条PCM输出线路上几个时隙的拷贝功能之外，由于面向比特处理，所以比特处理模块能执行比特操作，例如已如上所述的倒置、设置、清除或三态操作。即，在转接模式存储器中具有登录项而不仅是读和分配读出的比特值到相应的输出数据帧。
还有，能执行检错，能确定帧同步差错并可以检测PCM时钟滑动。而且，顺比特处理允许数据差错检测的奇偶比特评估。还有，为了增加冗余度，均如图8-1、图8-2构造的两个子速率转接模式可以用于并行工作。在这种情况中，转接模式存储器SPM实际上具有在“运行”旧的转接模式的同时能写入新的转接模式的两个部分。以帧同步启动(在另一部分中)新模式。
工业实用性本发明转接设备与方法在电信网络中(尤其在移动蜂窝电信网络中)或在作为各个帧中各个比特发送数据的测试与模拟系统中找到广泛应用性。此转接设备能通过使用均操作在时间共享处理中的并行工作单元利用最少的硬件要求完成全速率或子速率转接。此实施在因此使用的电路部件利用和电路板制造方面相当经济。即，本发明转接设备能实施在233×160mm2的标准欧洲印制电路板(PCB)上或在ASIC设备中实施。
本发明不限于本文所述的特定实施例与示例，并且本领域技术人员鉴于上面的教导在所附权利要求书定义的本发明范畴内能进行各种修改与变化。
权利要求书中的标号仅用于示意目的并且不限制所附权利要求书的范畴。
权利要求
1.用于将来自多(N)条输入线路(i1，i2，…in，iN)的输入数据帧(IDF)转接为多(M)条输出线路(O1，O2，…On，OM)上的输出数据帧(ODF)的一种设备(SRS；图8-1，8-2)，包括a)帧存储器(FSB)，用于存储输入数据帧；b)转接模式存储器(SPM)，用于存储预定的转接模式(SP)；和c)控制装置(CU)，用于从所述存储的输入数据帧的比特位置(0-255)中选择比特，并用于根据所述存储的预定转接模式(SP)将所述选择的比特分配到输出数据帧上的比特位置(0-255)；其特征在于d)所述帧存储器(FSB)包括编号为j＝2-K的均存储所有输入线路的所有输入数据帧的帧存储器(FSBl，FSBj，FSBk)；e)所述转接模式存储器(SPM)包括编号为j＝2-K的均存储与相应的一个所述帧存储器相关的预定转接模式(SP)的转接模式单元(SPMl，SPMj，SPMk)；和f)所述控制装置(CU)用于根据存储在相关的第j转接模式单元(SPMj)中的相应转接模式从存储在第j帧存储器中的输入数据帧中顺序地选择相应数量的M/K个比特，其中j＝1-K，并用于同时将所述选择的比特分配到包括M/K条输出线路的预定输出线路子组上的输出数据帧上的比特位置。
2.根据权利要求1的设备(图8-1)，其特征在于通过分别将每条第j输出线路一起组合在一个子组中来将所述输出线路组合为所述子组，其中所述控制装置根据存储在第j转接模式存储器(SMPj)中的转接模式同时将所述选择的比特分配到每条第j输出线路上。
3.根据权利要求1的设备(图8-2)，其特征在于对于K＝2，所述帧存储器(FSB)包括第一与第二帧存储器(FSBe，FSBo)，并且所述转接模式存储器(SPM)包括第一与第二转接模式单元(SPMe，SPMo)，分别用于存储奇转接模式以便分配比特给第一子组的M/2条奇输出线路(1，3，5，…M-1)和用于存储偶转接模式以便分配比特给第二子组的M/2条偶输出线路(2，4，6，…M)。
4.根据权利要求2或3的设备(图8-2)，其特征在于K＝2与N＝M＝16，其中所述控制装置(CU)将所述奇转接模式用于分配比特给具有编号1，3，5，7，9，11，13，15的输出线路上的输出数据帧，并将所述偶转接模式用于分配比特给具有编号2，4，6，8，12，14，16的输出线路上的输出数据帧。
5.根据权利要求1的设备(图9)，其特征在于所述j＝1-K帧单元(FSMl，FSMj，FSMk)之中每一个单元分为第一、第二与第三帧存储单元(FSB′，FSB″，FSB)，用于分别存储来自所有所述输入线路的三个连续输入数据帧(t0，t-1，t-2)。
6.根据权利要求5的设备(图9，3)，其特征在于时钟模块(CLM)用于提供内部时钟，其中所述控制装置(CU)将来自所有输入线路的输入数据帧的相应比特位置的一个比特读入到所述第一帧存储单元(FSB′)的相应比特位置中，同时将分别从所述第三帧存储单元(FSB)中选择的一个比特分配到与所述内部时钟同步的所述输出数据帧上相应的比特位置。
7.根据权利要求6的设备(图9)，其特征在于在分配输出数据帧的所有比特时，所述控制装置通过输出接口(INT0)将所述输出数据帧输出到所述输出线路，而且将存储的输入数据帧从所述第二帧存储单元移位到所述第三帧存储单元并将存储的输入数据帧从所述第一帧存储单元移位到所述第二帧存储单元(FSM″→FSB；FSM′→FSB″)。
8.根据权利要求6的设备(图9)，其特征在于由所述控制装置(CU)以比特同步方式执行比特的所述读入、所述选择与分配，并由所述控制装置(CU)利用所述内部时钟(CLM)以帧同步方式完成存储的输入数据帧的所述输出与移位。
9.根据权利要求1的设备(图7，11)，其特征在于所述输入数据帧与所述输出数据帧包括均包含预定数量比特(0-7)的许多(例如，32或24)时隙，其中所述转接模式单元分别包含用于从输入帧的一个时隙的比特位置中选择比特的转接模式，并且所述控制单元(CU)将所述选择的比特分配给输出数据帧的相应时隙。
10.根据权利要求1的设备(图7)，其特征在于所述转接模式单元分别包含表示将从所述存储的输入数据帧中读出的比特位置的编号的顺序表作为所述转接模式，其中所述控制单元(CU)使用所述输出数据帧的比特位置编号(BPN)作为用于寻址相关的帧存储器的地址、从所述转接模式单元的所述寻址的存储位置中读出比特位置、将所述读出的比特位置用于寻址所述帧存储器中的存储位置、读出所述帧存储器的所述寻址的存储位置的比特值并将此比特值分配给所述输出数据帧的所述比特位置。
11.根据权利要求10与9的设备(图7)，其特征在于所述转接模式单元包含所述输出数据帧的时隙的比特位置的顺序表，其中表示将从所述输入数据帧中读出的所述比特位置是存储的输入数据帧的任一时隙的任意比特位置。
12.根据权利要求1的设备(图11)，其特征在于所述控制装置(CU)包括拷贝装置(CM)，用于将从所述存储的输入数据帧中选择的比特分配到同一输出帧中至少两个位置。
13.根据权利要求12与9的设备(图11)，其特征在于所述拷贝装置(CM)选择一个输入数据帧的一个时隙的一个比特并将此比特分配到所述同一输出数据帧的不同时隙中至少两个比特位置。
14.根据权利要求12与9的设备(图11)，其特征在于所述拷贝装置(CM)选择一个输入数据帧的一个时隙的几个比特并将这些比特分配到所述同一输出数据帧的几个时隙中的比特位置。
15.根据权利要求12的设备(图11)，其特征在于所述拷贝装置(CM)将从所述存储的输入数据帧中选择的比特分配到至少两个不同输出数据帧中至少两个比特位置。
16.根据权利要求9的设备(图7)，其特征在于所述时隙分别包含不同数量的比特。
17.根据权利要求9的设备(图7)，其特征在于所述时隙进一步分为子信道，每一个子信道均包含所述时隙中包含的预定子数量的所述比特。
18.根据权利要求4的设备(图5)，其特征在于所述输入线路是具有预定比特率(2Mb/s)的PCM链路，其中用于选择比特并将比特分配到所述输出数据帧的所述内部时钟是此比特率的8倍(61ns)。
19.根据权利要求10的设备，其特征在于表示将从所述存储的输入数据帧中读出的预定比特位置的所述转接模式存储器(SPM)中的每个编号具有相关的比特处理登录项，表示所读出的比特值在分配给输出数据帧之前的预定比特处理功能。
20.根据权利要求19的设备，其特征在于所述比特处理功能表示所述读出的比特值在分配给所述输出数据帧之前的直接写入、倒置、设置、清除或三态。
21.用于将来自多(N)条输入线路(i1，i2，…in，iN)的输入数据帧(IDF)转接为多(M)条输出线路(O1，O2，…On，OM)上的输出数据帧(ODF)的一种方法(图8-1，8-2)，包括以下步骤a)在帧存储器(FSB)中存储输入数据帧；b)在转接模式存储器(SPM)中存储预定的转接模式(SP)；和c)由控制装置(CU)从所述存储的输入数据帧的比特位置(0-255)中选择比特并根据所述存储的预定转接模式(SP)将所述选择的比特分配到输出数据帧上的比特位置(0-255)；其特征在于以下步骤d)在编号为j＝2-K的帧存储器(FSBl，FSBjFSBk)中存储所有输入线路的所有输入数据帧；e)在编号为j＝2-K的转接模式单元(SPMl，SMj，SPMk)中存储与相应一个所述帧存储器相关的预定转接模式(SP)；和f1)从存储在第j帧存储器中的输入数据帧中顺序选择相应数量的M/K比特；和f2)根据存储在相关的第j转接模式单元(SPMj)中的相应转接模式同时将所述选择的比特分配到包括M/K条输出线路的预定输出线路子组上输出数据帧上的比特位置。
全文摘要
本发明涉及用于将来自多(N)条输入线路(i
文档编号H04Q11/08GK1276958SQ98810312
公开日2000年12月13日 申请日期1998年8月20日 优先权日1997年8月21日
发明者D·安东松, F·马尔姆奎斯特 申请人:艾利森电话股份有限公司