专利名称：等离子体显示器中隔行视频信号的显示方法和装置的制作方法
技术领域：
本发明涉及显示技术，具体地说，涉及将隔行视频信号转换成满足等离子体显示器时序要求的逐行数字信号的技术，更具体地说，涉及一种用于在等离子体显示器上显示隔行视频信号的方法。
等离子体显示器(以下简称PDP)由于其显示结构的需要，其驱动要求为数字RGB信号，并采用逐行显示方式。因此，为显示以隔行方式传输的模拟视频信号，PDP接口电路应具有三种功能1)视频解码、数字化；2)隔行／逐行转换；3)PDP控制时序产生。其中，视频解码是指将复合全电视信号分离为R、G、B分量，并能兼容多种制式，数字化是指将模拟信号转换为数字信号，解码及数字化功能可由多种方案实现，为后续处理提供信号源。其中，为实现隔行／逐行转换，传统的方法有1)奇偶场直接交织(场间内插)，其原理是将两场信号存贮在场存贮器中，然后由控制逻辑电路交替输出，交织成逐行信号，由于完全保留了原始数据，因此保持了图像的清晰度，但由于奇偶场信号存在着时间上的不连续，在图像运动时，会产生锯齿现象，尤其是在快速运动图像情况下会产生严重的失真。2)行间相关内插，其原理是在单场内，利用相邻的2行，计算出中间内插一行的数据，形成逐行信号，由于是通过逻辑计算产生内插的附加行信息，如相邻行的平均而并非原始数据，因此在图像边缘部分失真明显；3)场相关行间内插，是上述2种方法的综合方案，兼有前两种方法的长处和不足，并且硬件上也较复杂。
本发明的目的在于提供一种适合于在等离子体显示器上显示隔行视频信号的方法，这种方法可以克服现有技术的上述缺点，达到较好的显示效果，具体地说，利用本发明提供的方法可将隔行视频信号转换成逐行数字信号，并满足以下要求1)实时同步显示，保证在图像运动过程中，不会产生垂直错位和丢失信息，达到场间严格同步；2)内插信号相关性好，保证在象素增加一倍的情况下，画面平滑，图像运动时，不会产生水平撕裂现象，保证清晰度不降低；3)输出时序应满足PDP的接口要求。
本发明的另一目的是提供一种基于本发明方法的在等离子体显示器上显示隔行视频信号的装置，使本发明显示方法的上述优点能够通过硬件得以经济、可靠的实现。
本发明的目的是这样实现的，构造一种在等离子体显示器中显示隔行视频信号的方法包括以下步骤输入奇场信号期间，将各行数据存储在奇场存储器中，同时取出存储在偶场存储器中各行数据，每行数据重复输出显示2次；输入偶场信号期间，将各行数据存储在偶场存储器中，同时取出存储在偶场存储器中各行数据，每行数据重复输出显示2次。
按照本发明提供的方法，其特征在于，还包括插入一个无效行或延时一行输出使得奇偶场之间显示位置错开一行的步骤。
按照本发明提供的方法，其特征在于，所述场显示数据的写入周期大于或等于场显示数据的读出周期。
本发明的另一个目的是这样实现的，构造一种等离子体显示器中隔行视频信号的显示装置，包括用于存储输出的显示数据的缓冲器BUF、用于输入全电视视频信号、输出R、G、B数字信号和行场同步、消隐及奇偶场识别信号的全数字视频解码器，以及分别用于存储奇场、偶场视频数据的奇场存储器RAM1和偶场存储器RAM2，其特征在于还包括写入地址／控制信号发生器WAC，用于产生写数据时的地址／控制信号；读出地址／控制信号发生器RAC；用于产生读数据时的地址／控制信号；第一双路选择器MUX1，用于根据所述写入地址／控制信号发生器WAC和所述读出地址／控制信号发生器RAC的信号向所述奇场存储器RAM1提供地址信号；第二双路选择器MUX2，用于根据所述写入地址／控制信号发生器WAC和所述读出地址／控制信号发生器RAC的信号向所述偶场存储器RAM2提供地址信号；数据输入开关K1、K3，分别连接在所述译码器输出端与所述奇场存储器RAM1、偶场存储器RAM2数据端口之间；数据输出开关K2、K4，分别连接在所述奇场存储器RAM1、偶场存储器RAM2数据端口与输出缓冲器BUF之间；
奇偶场控制信号发生器EOC，用于控制在输入奇场信号期间，将数据存写入奇场存储器中，同时两次读出存储在偶场存储器中的各行数据并送到输出缓冲器BUF中，在输入偶场信号期间，将数据写入偶场存储器中，同时取出存储在偶场存储器中各行数据，每行数据重复输出显示2次。
按照本发明提供的装置，其特征在于，所述奇偶场控制信号发生器EOC在插入一个无效行或延时一行输出使得奇偶场之间显示位置错开一行。
按照本发明提供的装置，其特征在于，所述场显示数据的写入周期大于或等于场显示数据的读出周期。
实施本发明提供的等离子体中隔行视频信号显示方法和装置，具有以下特点输出场频与输入场频相同，不存在延时，在图像运动时不会产生垂直及水平撕裂和锯齿现象；输出是逐行信号，并且行数增加一倍，可满足PDP显示要求；水平分辨率方面，由于水平象素完全对应输入信号，所以水平分辨可完全保持，垂直分辨方面，由于两场双行错位交织，因此两场信号在时间上的组合可降低由于双行在空间上造成的垂直分辨率下降的影响。此外，相应的实现电路也比较简单，并适合加工成专门芯片。
下面结合附图和实施例，进一步说明本发明的特点，附图中
图1是作为输入信号的隔行视频帧结构示意图；图2是双行场交织帧结构示意图；图3是实现本发明方法的一个实施例即双行场交织电路的原理框图。
图4是为说明图3所示电路工作时奇偶场切换过程的时序示意说明图。
图5是实施本发明方法的图3所示电路工作时奇偶场错行时序说明图。
图1和图2示出了双行场交织方法的原理。图1示出了作为输入信号的隔行视频帧结构，该隔行视频帧结构由奇场和偶场组成，每场只显示二分之一帧有效行数，两个场的图象信号在时间上相差半行，以便可在普通显象管上形成场间相互交插的一帧画面，这样既可消除大面积闪烁，又可降低视频带宽。
图2示出了本分明提出的双行场交织帧结构，首先将输入的一场信号存储在存贮器中，显示时每行重复输出2次。同样的方法，将另一场信号中的每行信号也重复输出2次，关键是两场显示位置必须错开一行。
图3示出了本发明的等离子体显示器中隔行视频信号显示装置的电路框图，图中，DECODER是全数字视频解码器，输入全电视视频信号，输出R、G、B数字信号和行场同步、消隐及奇偶场识别信号，为后续双行场交织电路提供数据及时序信号；RAM1和RAM2为奇、偶场存储器，用于暂存输入信号数据。图3中虚线框中为双行场交织电路的控制部分，其中WAC是写入地址／控制信号发生器，RAC是读出地址／控制信号发生器，MUX1、2是双路选择器，K1、K3是数据输入开关，K2、K4是数据输出开关，EOC是奇偶场控制信号发生器，BUF是输出缓冲器。
整个电路是围绕2个场存贮器进行设计的，为了实现双行场交织功能，2个场存贮器交替地工作在写入和读出状态，由奇偶场信号EO进行切换，图4和图5示出了奇偶场切换电路的工作时序和奇偶场错行时序。
当从解码器输入奇场信号时，RAM1处于写入状态，RAM2处于读出状态，RAM1的地址／控制信号AC1经过MUX1选择，由写入地址／控制信号发生器WAC控制。RAM1数据经K1与解码器输出相联，而WAC是由解码器进行控制，产生相应的地址和控制信号，此时RAM1可将输入奇场信号进行存储；与此同时，RAM2的地址／控制信号AC2经过MUX2选择，由读出地址／控制信号发生器RAC控制，RAM2数据经K4与输出缓冲器BUF相联，而RAC是产生满足PDP时序要求的地址和控制信号，此时RAM2可将先前存储的偶场信号进行读出，经BUF输出到PDP。
当从解码器输入的是偶场信号时，在EO信号控制下，MUX1、MUX2、K1、K2、K3、K4则转换成相反状态，从而使RAM1变成读状态，RAM2变成写状态，使RAM1输出先前存贮的奇场信号，RAM2存贮正输入的偶场信号。
数据的写入和读出速率是不同的，写入时，WAC产生的写入地址和控制信号对应于输入的视频数据流的速率，读出时，由于每行输出2次，在输出场周期与输入场周期同步情况下，则输出行周期的必须为输入行周期的二分之一。因此为了输出相同的象素数。输出数据速率应为输入速率的2倍左右，由RAC产生的地址及控制信号速率也应是WAC的2倍左右。
在这里没有要求输出速率完全对应于输入速度的2倍关系，是因为PDP只要求在输入一场时间内，完成一场的读出再加上必要的场消隐期即可，这样可省去输出行频信号同步于输入行频2倍频率的锁相电路。
奇偶场错行控制是双行场交织的关键，由于PDP输入有效数据的参考点是消隐信号，所以为保证偶场与奇场信号错开一行。在偶场有效数据的第一行隔入一无效行数据。这是由RAC产生的读地址延时一行完成的，另外，由于输出2行是相同数据，因此RAC产生的行地址是在2行内变化一次。
在本发明提供的等离子体显示器中隔行视频信号的显示装置中，场存储器RAM1、RAM2可选用读写速度在20ns以内的SRAM，图3中虚线框内电路可由普通数字电路集成制造工艺制作，如MOS制造工艺，小规模使用可在FPGA上完成。
权利要求
1.一种等离子体显示器中隔行频信号的显示方法，其特征在于包括以下步骤输入奇场信号期间，将各行数据存储在奇场存储器中，同时取出存储在偶场存储器中各行数据，每行数据重复输出显示2次；输入偶场信号期间，将各行数据存储在偶场存储器中，同时取出存储在偶场存储器中各行数据，每行数据重复输出显示2次。
2.根据权利要求1所述的方法，其特征在于，还包括插入一个无效行或延时一行输出使得奇偶场显示位置错开一行的步骤。
3.根据权利要求1所述的方法，其特征在于，所述场显示数据的写入周期大于或等于场显示数据的读出周期。
4.一种等离子体显示器中隔行视频信号的显示装置，包括用于存储输出的显示数据的缓冲器BUF、用于输入全电视视频信号、输出R、G、B数字信号和行场同步、消隐及奇偶场识别信号的全数字视频解码器，以及分别用于存储奇场、偶场视频数据的奇场存储器RAM1和偶场存储器RAM2，其特征在于还包括写入地址／控制信号发生器WAC，用于产生写数据时的地址／控制信号；读出地址／控制信号发生器RAC；用于产生读数据时的地址／控制信号；第一双路选择器MUX1，用于根据所述写入地址／控制信号发生器WAC和所述读出地址／控制信号发生器RAC的信号向所述奇场存储器RAM1提供地址信号；第二双路选择器MUX2，用于根据所述写入地址／控制信号发生器WAC和所述读出地址／控制信号发生器RAC的信号向所述偶场存储器RAM2提供地址信号；数据输入开关K1、K3，分别连接在所述译码器输出端与所述奇场存储器RAM1、偶场存储器RAM2数据端口之间；数据输出开关K2、K4，分别连接在所述奇场存储器RAM1、偶场存储器RAM2数据端口与输出缓冲器BUF之间奇偶场控制信号发生器EOC，用于控制在输入奇场信号期间，将数据存写入奇场存储器中，同时两次读出存储在偶场存储器中的各行数据并送到输出缓冲器BUF中，在输入偶场信号期间，将数据写入偶场存储器中，同时取出存储在偶场存储器中各行数据，每行数据重复输出显示2次。
5.根据权利要求4所述的装置，其特征在于，所述奇偶场控制信号发生器EOC在插入一个无效行或延时一行输出使得奇偶场之间显示位置错开一行。
6.根据权利要求4所述的装置，其特征在于，所述场显示数据的写入周期大于或等于场显示数据的读出周期。
全文摘要
一种等离子体显示器中隔行频信号的显示方法和装置,在奇场(偶场)信号期间,将数据存在奇场(偶场)存储器中并取出偶场(奇场)存储器中数据,每行数据重复输出显示2次。为使奇偶场显示位置错开一行还插入一个无效行或延时一行输出。这种显示方法和装置,不存在延时,图象运动时不会产生垂直及水平撕裂和锯齿现象;输出的逐行信号可满足PDP显示要求;可保持水平分辨率而减少因两场双行错位交织对垂直分辨率下降的影响。
文档编号H04N5/445GK1279560SQ9911626
公开日2001年1月10日 申请日期1999年7月2日 优先权日1999年7月2日
发明者沈洪 申请人:深圳市赛格集团有限公司