实现100GBase-CR4 PCS去抖动的架构和方法
【技术领域】
[0001]本发明涉及网络通信领域，尤其涉及一种实现100GBase-CR4 PCS去抖动的架构和方法。
【背景技术】
[0002]100GBase-CR4是由IEEE802.3定义的物理接口类型。100GBase_CR4包括4条物理输入通道以及20条PCS通道，每条PCS通道具有不同的对齐标志。去抖动(deskew)是为了消除物理接口中各条通道在传输过程中产生的抖动，而使各通道的数据对齐。针对100GBase-CR4，如果每条PCS通道都配置一个去抖动缓冲器进行去抖动，那就需要20个去抖动缓冲器，导致芯片的功耗过高，且增加了芯片的面积。
【发明内容】
[0003]本发明的目的在于提供一种实现100GBase_CR4 PCS去抖动的架构和方法。
[0004]为实现上述发明目的之一，本发明一实施方式提供了一种实现100GBase_CR4 PCS去抖动的架构，其包括4条物理输入通道，任一所述物理输入通道对应有5条PCS通道，所述架构还包括与所述4条物理输入通道对应的4组去抖动缓冲器，所述4组去抖动缓冲器用于分别对相应物理输入通道所对应的5条PCS通道进行去抖动。
[0005]作为本发明一实施方式的进一步改进，所述架构还包括标识模块和比对模块；所述去抖动缓冲器用于:
接收对应物理输入通道输入的有效数据，并通过所述比对模块判断所述有效数据是否为对齐标志；若是，
记录所述对齐标志的类型和在所述去抖动缓冲器中的位置，并将各对齐标志在所述去抖动缓冲器中的位置设置为对齐标志的写指针；
将与各对齐标志对应的PCS通道的对齐标志信号通过所述标识模块置I ;
每间隔预定数据量通过所述比对模块判断所述去抖动缓冲器中是否为对应PCS通道的对齐标志；若是，
将所述各对齐标志锁定。
[0006]作为本发明一实施方式的进一步改进，所述比对模块还用于:
每间隔预定数据量判断所述去抖动缓冲器中是否为对应PCS通道的对齐标志，若连续4次判定为否，则所述去抖动缓冲器将所述各对齐标志解锁。
[0007]作为本发明一实施方式的进一步改进，所述架构还包括判定模块，所述判定模块用于:
判断所有PCS通道的对齐标志信号是否都为I以及对应的对齐标志是否都已锁定；若是，
通过所述4组去抖动缓冲器将所述4条物理输入通道所对应的PCS通道的读指针设置为对应的PCS通道中对齐标志的写指针。
[0008]作为本发明一实施方式的进一步改进，所述比对模块还用于:
判断所述PCS通道的对齐标志的写指针是否等于读指针；若是，
所述标识模块还用于将读到所述PCS通道对齐标志的信号置I ;其中，
若在同一时刻，所述PCS通道的对齐标志都被锁定，所述PCS通道的对齐标志类型都不相同，以及所述PCS通道读到对齐标志的信号都为1，则所述判定模块判定所述去抖动缓冲器去抖动完成。
[0009]作为本发明一实施方式的进一步改进，所述架构还包括排序模块；所述排序模块用于:
根据各对齐标志的类型对从所述4组去抖动缓冲器中读取的数据进行排序。
[0010]作为本发明一实施方式的进一步改进，所述标识模块还用于:
若所述去抖动缓冲器的写指针与各对齐标志所在的位置相同，则将记录下的对应对齐标志的写指针和读到对齐标志的信号清除。
[0011]为实现上述另一发明目的，本发明提供一种实现100GBase-CR4 PCS去抖动的方法，所述100GBase-CR4包括4条物理输入通道，任一所述物理输入通道对应有5条PCS通道，所述方法通过配置与所述4条物理输入通道对应的4组去抖动缓冲器以分别对相应物理输入通道所对应的5条PCS通道进行去抖动。
[0012]作为本发明一实施方式的进一步改进，所述方法还包括:
去抖动缓冲器接收对应物理输入通道输入的有效数据，并判断所述有效数据是否为对齐标志；若是，
记录所述对齐标志的类型和在所述去抖动缓冲器中的位置，并将各对齐标志在所述去抖动缓冲器中的位置设置为对齐标志的写指针；
将与各对齐标志对应的PCS通道的对齐标志信号置I ;
每间隔预定数据量通过所述比对模块判断所述去抖动缓冲器中是否为对应PCS通道的的对齐标志；若是，
将所述各对齐标志锁定。
[0013]作为本发明一实施方式的进一步改进，所述方法还包括:
每间隔预定数据量判断所述去抖动缓冲器中是否为对应PCS通道的的对齐标志，若连续4次判定为否，则将所述各对齐标志解锁。
[0014]作为本发明一实施方式的进一步改进，所述方法还包括:
判断所有PCS通道的对齐标志信号是否都为I以及对应的对齐标志是否都已锁定；若是，
将所述4条物理输入通道所对应的PCS通道的读指针设置为对应的PCS通道中对齐标志的写指针。
[0015]作为本发明一实施方式的进一步改进，所述方法还包括:
判断所述PCS通道的对齐标志的写指针是否等于读指针；若是，
将读到所述PCS通道对齐标志的信号置I ;其中，
若在同一时刻，所述PCS通道的对齐标志都被锁定，所述PCS通道的对齐标志类型都不相同，以及所述PCS通道读到对齐标志的信号都为1，则判定所述去抖动缓冲器去抖动完成。
[0016]作为本发明一实施方式的进一步改进，所述方法还包括:
根据各对齐标志的类型对从所述4组去抖动缓冲器中读取的数据进行排序。
[0017]作为本发明一实施方式的进一步改进，所述方法还包括:
若所述去抖动缓冲器的写指针与各对齐标志所在的位置相同，则将记录下的对应对齐标志的写指针和读到对齐标志的信号清除。
[0018]相对于现有技术，本发明的技术效果在于:本发明的实现100GBase_CR4 PCS去抖动的架构和方法通过为100GBase-CR4中的每个物理输入通道配置一个去抖动缓冲器，以分别对对应的多个PCS通道去抖动，降低了芯片的功耗和面积。
【附图说明】
[0019]图1是本发明一实施方式中实现100GBase_CR4 PCS去抖动的架构的模块示意图； 图2是本发明一实施方式中实现100GBase-CR4 PCS去抖动的架构的架构示意图；
图3是本发明一实施方式中实现100GBase-CR4 PCS去抖动的架构的工作示意图。
【具体实施方式】
[0020]以下将结合附图所示的【具体实施方式】对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
[0021]参图1至图3，介绍本发明实现100GBase_CR4 PCS去抖动的架构100的一【具体实施方式】。在本实施方式中，该架构100包括4组去抖动缓冲器10。
[0022]100GBase-CR4具有4条物理输入通道以及20条PCS通道，本实施方式中，针对100GBase-CR4的每条物理输入通道都配置一个去抖动缓冲器10，每个去抖动缓冲器10分