一种lte射频拉远单元峰均比检测方法

文档序号:8365403阅读:1364来源:国知局
一种lte射频拉远单元峰均比检测方法
【技术领域】
[0001] 本发明涉及到通信技术领域,确切地说,涉及一种LTERRU发送和反馈链路峰均比 检测方法,该方法能检测出发送和反馈链路峰CCDF曲线以及PAPR。
【背景技术】
[0002] LTE是3G的长期演进,即目前所说的4G,在LTE中,下行主要采用了多载波的多址 接入方式0FDMA,这样的优点主要是:抗多径衰落能力强;频谱效率高;接收机设计成熟可 靠。但由于0FDMA采用多载波技术峰均比较高,所以对DH)性能以及功放的线性要求比较 高,因此峰均比PAPR在LTERRU的系统设计中是一个很关键和重要的指标,它直接影响到 功放模块ldb压缩点的确定,ACPR值,功放的效率,整机的效率等一系列系统重要指标,所 以知道功放入口和功放出口的峰均比值能够有效评估整个系统性能。
[0003] 在LTERRU系统中,互补积累分布函数(XDF是为了表示0FDM系统中的峰均比 PAPR的统计特性所引入的概念,它定义为多载波传输系统峰均比超过某一门限Z的概率, 峰均比PAPR是峰值功率和均值功率的比值,由于一般的功率放大器的动态范围都是有限 的,所以峰均比比较大的信号极易进入功率放大器的非线性区域,导致信号产生非线性失 真,造成明显的频谱扩展干扰及带内信号失真,导致整个系统性能下降。
[0004] 传统测量峰均比的方法是先在功放入口引出一个测试点,用频谱分析仪测出该调 制信号的CCDF曲线以及峰均比值,然后在功放出口,再次用频谱分析仪测试调制信号的 (XDF曲线以及峰均比值,这样就可以得到功放入口和功放出口的峰均比结果,这种方法存 在以下缺点:第一,需要借助频谱仪才能得到测试结果而且在有些条件下测试不方便;第 二,对于宽带信号40M,60M等,频谱仪需要很高的VBW才能准确的算出CCDF曲线,许多频谱 仪都达不到这么高的VBW。而本文中所提到的方法具有如下优点:第一,可以有效解决以上 两个问题,具有更强的灵活性和便利性;第二,由于在LTE中一个无线帧长度是10ms,CFR后 数据以及反馈数据采样速率一般都在几百Mbps,因此一个10ms无线帧中包含几百万个IQ 数据,如果对这些数据进行模值个数统计操作并存储需要很大的DPRAM空间,这在FPGA中 很难完成,本文中所提到的办法是对这些数据进行模值量化,减少所需的存储空间。

【发明内容】

[0005] 本发明针对LTERRU系统提出了一种新的峰均比检测方法,用来解决RRU系统中 功放入口和功放出口峰均比的测量方法,不受带宽限制,方便简单,准确度高,需要的FPGA 资源也少。本发明计算的峰均比是在两处位置,第一处是在CFR后,CFR后的数据经DPD,模 拟和射频小信号链路进入功放模块;DH)不会影响到峰均比,RRU系统中模拟和射频小信号 链路都工作在线性区域,并且本振搬频这些都不会影响到峰均比,所以可以认为CFR后统 计的峰均比值等同于功放入口的峰均比值。第二处是在反馈ADC后,功放经环形器耦合到 前向,经过反馈链路,搬频,反馈ADC采样,这几处地方也不会影响到峰均比,所以认为反馈 ADC后计算的峰均比等同于功放出口的峰均比值。
[0006] 本发明的技术方案为一种LTE射频拉远单元峰均比检测方法,在进行检测之前需 要经过Matlab仿真确定模值量化因子,如果量化值Scale_Factor太大会造成最终统计出 来的(XDF曲线误差很大,如果量化值Scale_Fact〇r太小会造成存储模值个数的累加DPRAM 开的很大,浪费资源。本发明中按CFR后以及反馈链路IQ数据是16Bit来选取量化因子的, 除去符号位IBit,有用数据就是15Bit,因此Vi2+q2的最大值就是32767,所选取的量化因 子Scale_Fact〇r= 128,经过量化后调制信号的模值取值范围就在0~255间共256个点, 在FPGA中只需要存储256个模值的个数统计值,也即得到模值个数柱状图,这在FPGA内是 可以实现的,得到模值个数柱状图后就可以得到l〇ms信号的平均功率,每个点的模值,总 共的点数,有了这些参数按照CCDF曲线的定义就可以的得出CCDF曲线。IQ数字域满量度 是16bit,选取量化因子Scale_Factor= 128,经过算法仿真是能够满足精度要求的,10ms 数据模值经过量化和不经过量化(XDF曲线基本重合,在万分之一处峰均比只相差0.Oldb, 需要注意的是量化因子的选取是跟IQ最大满量程Bit数有关的,为了保证计算精度,不同 的IQ最大Bit数需要选择不同的量化因子,这个要因具体情况去确定,本发明提到的量化 因子Scale_Fact〇r= 128,是按IQ数据最大满量程值为16Bit确定的。
[0007] 在本发明的技术方案中,在射频拉远单元中设置CPU,FPGA,模数转换器,多个通道 的功放和反馈链路多路选择开关。CPU,模数转换器,功放开关,反馈链路多路选择开关与 FPGA相连接。
[0008] -种LTE射频拉远单元峰均比检测方法,包括以下步骤:
[0009] 步骤1 :CPU选择通道,选择发送和反馈为同一通道;
[0010] 步骤2 :CPU产生清空标志,清空发送和反馈峰均比检测中累加DPRAM的值为0, 清空标志高电平表示清空,低电平正常,高电平持续时间为lOOus,保证能够清空整个累加 DPRAM ;
[0011] 步骤3 :CPU产生计算开始标志,先低电平,再高电平,再低电平,FPGA中检测到上 升延后开始计数,计数l〇ms长度后结束,并产生10ms计算使能;
[0012] 步骤 4 :FPGA 计算出 i2+q2;
[0013] 步骤 5:FPGA计算出Amp=Vi2+q2;
[0014] 步骤6 :FPGA计算出调制信号的模值量化值abs_out = ( V i2+q2)/128,然后再对 abs_out进行四舍五入操作得到Index ;上述计算公式中128是模值量化因子,模值量化因 子的选取要在matlab中通过仿真获得,模值量化因子的选取要保证CCDF曲线计算精度满 足要求的前提下尽量增加量化因子以减小FPGA中DPRAM存储资源;
[0015] 步骤7 :在10ms计算使能有效期间,把Index延时一拍得到Index_rl,延时2拍 得到Index_r2,延时 3 拍得到Index_r3,延时 4 拍得到Index_r4。Index_rl,Index_r2, Index_r3,Index_r4同时分别作为累加DPRAM1,DPRAM2,DPRAM3,DPRAM4的读写地址,每隔 4个处理时钟周期更新一次读写地址,同时产生读使能信号读取4个累加DPRAM中相应地址 存储的内容,并把读出的数据进行加1操做产生4个累加DPRAM的输入,然后在产生写使能 信号,把累加结果写入到累加DPRAM中,读写使能也是4个时钟周期产生一次,每次读使能 提前写使能3拍。经过此步操作能够把10ms内调制信号的模值个数统计值存储在4个累 加DPRAM中了,此处用了 4个累加DPRAM是因为读操作是提前写操作,DPRAM中数据读出来 是在写使能之后1~2拍,对于Index的值连续几次都是一样时也不会造成模值个数统计 漏掉的情况。
[0016] 步骤8 :在10ms计算使能结束后,把4个累加DPRAM中统计的结果读出来,并进行 求和操作做为柱状图存储DPRAM的输入数据,写入到柱状图存储DPRAM中。
[0017] 步骤9 :CPU产生256个读地址,读使能以及读数据总线操作,并把读取的数据存储 到
[0018] 一个一维
当前第1页1 2 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1