信号同步系统、节点同步系统、信号同步方法以及节点同步方法

文档序号:8516287阅读:440来源:国知局
信号同步系统、节点同步系统、信号同步方法以及节点同步方法
【专利说明】信号同步系统、节点同步系统、信号同步方法以及节点同步方法
技术领域
[0001]本发明涉及用于使规定的信号同步的信号同步系统、节点同步系统、信号同步方法以及节点同步方法。
【背景技术】
[0002]以往,在利用处理器等来执行规定的程序这样的情况下,出于应对大规模处理或加快处理速度、分散负荷等目的,已知有利用多个处理器来执行处理的多处理器系统。在这样的多处理器系统中,为了在多个处理器之间实现计数器(定时器)的同步,使主处理器对从处理器的计数器产生中断信号等,从处理器根据该中断信号来实现计数器的同步。
[0003]另外,在现有的工厂控制用传输系统等产业用网络中,构成系统的各设备需要在保证实时性的基础上来相互进行大容量的数据交换。因此,在例如根据搭载于各设备的应用程序的访问请求的发生,事件性地相互访问的情况下,网络负荷取决于应用程序,从而有可能无法保证实时性。
[0004]因此,以往存在如下技术:对各设备设置虚拟的共享存储器(共用存储器),在更新定时(timing)向网络上的所有节点(站)发送本节点数据。在使用上述技术的情况下,接收到的各节点通过更新其数据,并供应用程序来访问,从而实现保证了实时性的数据交换方式。另外,以往,提出有用于在进行上述数据交换时,实现网络上的有效广播通信(BROADCAST COMMUNICAT1N)的方法(例如,参照专利文献I)。
[0005]在专利文献I中,同时使用利用各节点的内置定时器的时分复用访问方式、以及基于来自主控节点的同步化帧的从属节点的内置定时器修正。另外,在专利文献I所示的方法中,构成为利用总线或串行电缆来将传输路径相连接的网络。
现有技术文献专利文献
[0006]专利文献1:日本专利特开2005 - 159754号公报

【发明内容】

发明所要解决的技术问题
[0007]然而,在上述的主处理器与从处理器等之间进行的计数器同步修正处理中,优选主处理器直接(从硬件上)使从处理器的计数器复位。但是,由于该计数器是作为在内部进行的多个程序处理的执行标准的计数器,因此若可随意地由外部进行改写,则其它处理可能会产生问题。另外,在计数器内置于从处理器的CPU (Central Processing Unit:中央处理器)等中的情况下,无法从主处理器直接对从处理器的计数器进行复位。因此,以往,一旦从主处理器向从处理器发送中断信号,则从处理器接收该信号,并利用规定的软件来间接地(从软件上)执行计数器的复位处理。
[0008]上述情况下,从处理器在从主处理器接收到中断信号之后,直到执行与该信号相对应的本计数器的复位处理为止的期间,由于系统开销(overhead)等而产生延迟时间。因此,以往,即使进行了复位处理,主处理器与从处理器之间也仍然存在计数器同步误差。
[0009]另外,对于网络间具有主从关系的节点间的计数器的同步,考虑例如通过接收同步化帧来清零定时器等方法。然而,与上述相同,若在接收到同步化帧之后经由固件来使定时器清零,则会由于该系统开销等延迟时间而在计数器中产生误差。
[0010]因此,对于作为现有方法的利用同步化帧的节点间的同步方法,在利用微机的固件来进行主控节点与各从属节点之间的同步时间的测定修正的情况下,会由于微机的处理时间而产生误差。
[0011]因此,为了抑制因计数器的改写而带来的对其它处理的影响,考虑以下方法:从硬件上对从主处理器发送至从处理器的中断信号进行计数,基于与从处理器内的计数器之间的差分,来调整从处理器的计数器的计数目标(基准值),从而实现主处理器与从处理器之间的同步。
[0012]由于主处理器的计数器与从处理器的计数器各自的电气特性不同,因此难以推定主处理器与从处理器之间计数器有多少偏差。因此,若在每个中断信号时进行调整上述从处理器的计数器的基准值的同步修正处理,则能确保主处理器与从处理器之间的同步。然而,若频繁地进行同步修正处理,则其处理负荷增大,有可能对本来要执行的其它处理产生影响。
[0013]本发明鉴于上述内容而得以完成,其目的在于提供一种信号同步系统、节点同步系统、信号同步方法以及节点同步方法,能够抑制处理负荷并高精度地使规定的信号同步。
解决技术问题所采用的技术方案
[0014]为了解决上述问题,本发明的信号同步系统包含根据第I基准信号进行动作的主模块、以及根据第2基准信号进行动作的从模块,并使该第2基准信号与该第I基准信号同步,其特征在于,主模块包括:第I基准信号生成部,该第I基准信号生成部通过进行计数,在计数值达到预先设定的基准值时,生成第I基准信号,从模块包括:第2基准信号生成部,该第2基准信号生成部通过进行计数,在计数值达到基准值时,生成第2基准信号;间隔计数部,该间隔计数部对进行同步修正处理的间隔进行计数;系统开销计数部,该系统开销计数部在间隔计数部中计数值达到进行同步修正处理的修正处理间隔值之后,接收第I基准信号,从而重新启动,并进行计数;计数值获取部,该计数值获取部在间隔计数部中计数值达到修正处理间隔值之后,根据第I基准信号的接收来获取第2基准信号生成部的计数值及系统开销计数部的计数值;以及同步修正部,该同步修正部将抵消第2基准信号生成部的计数值与系统开销计数部的计数值之间的差分的值作为基准值暂时性地设定于第2基准信号生成部。
[0015]此外,本发明也包含将本发明的构成要素、表现或构成要素的任意组合应用于方法、装置、系统、计算机程序、记录介质、数据结构等而得到的技术方案。
发明效果
[0016]根据本发明,能够在抑制处理负荷的同时高精度地使规定的信号同步。
【附图说明】
[0017]图1是表示实施方式I的信号同步系统的大致结构的一个示例的图。 图2是表示处理器模块的硬件结构的一个示例的图。
图3是用于说明实施方式I中的同步修正处理例的时序图(之一)。
图4是用于说明实施方式I中的同步修正处理例的时序图(之二)。
图5是用于说明实施方式I中的同步修正处理例的时序图(之三)。
图6是表示信号同步方法的大致顺序的示例的图。
图7是表示实施方式2中的节点同步系统的大致结构的一个示例的图。
图8是用于说明实施方式2中的同步修正处理例的时序图(之一)。
图9是用于说明实施方式2中的同步修正处理例的时序图(之二)。
图10是用于说明实施方式2中的同步修正处理例的时序图(之三)。
图11是用于说明实施方式2中的传输延迟时间的通知步骤的一个示例的图。
图12是表示包含有实施方式2中的使用了主控节点及从属节点的节点同步系统的网络传输系统的大致结构的一个示例的图。
图13是表示节点同步方法的大致顺序的示例的图。
【具体实施方式】
[0018]下面,参照附图对本发明的优选实施方式进行详细说明。所涉及的实施方式中所示出的尺寸、材料、其它具体数值等仅仅是为易于理解本发明而举出的示例,除明确表示的情况之外,均不局限于本发明所示出的示例。此外,在本说明书及附图中,关于具有实质相同的功能、结构的要素,通过标注同一标号来省略重复说明,另外,对与本发明无直接关系的要素省略图示。
[0019](关于本实施方式)
本实施方式中,例如在多个处理器模块、至少分别包含一个处理器模块的多个节点、装置、基板这样的具有主从关系的模块之间进行计数器(定时器)同步的情况下,对于来自主模块侧的中断信号(计数器复位信号)求出从模块侧的系统开销值。另外,在本实施方式中,基于求出的系统开销值与从模块侧的计数器来进行同步修正处理。
[0020]然而,若频繁地执行该同步修正处理,则处理负荷会增大,因此在本实施方式中,对进行同步修正处理的间隔进行计数,按规定的修正处理间隔值来定期地(间歇性地)执行同步修正处理。
[0021]另外,在本实施方式中,在将具有主从关系的装置设为主控节点及从属节点的情况下,将通信路径上的延迟时间(传输延迟时间)也考虑在内来进行同步修正处理。
[0022]下面,利用附图对本实施方式中的信号同步系统以及节点同步系统的优选实施方式进行说明。
[0023](实施方式1:信号同步系统)
图1是表示实施方式I的信号同步系统的大致结构的一个示例的图。图1所示的信号同步系统10中,作为一个示例,示出了用于在作为模块的多个处理器模块(图1的示例中为处理器模块Ila?lie)之间,进行计数器同步的多处理器的一个示例。
[0024]图1所示的信号同步系统10具有:多个处理器模块Ila?Ilc (以下根据需要称为“处理器模块11”)、传输总线12、1/0(输入输出)模块13 (图中以13a?13d来示出)、外部设备14(图1中以14a?14d来示出)以及编译装置15。此处,在图1的示例中,为了说明方便,将处理器模块Ila设为主处理器模块,将处理器模块IlbUlc设为从处理器模块,对各个处理器模块的主要结构进行说明。其中,从处理器模块的数量等并不局限于图1中那样的两个。
[0025]此外,本实施方式中,并不局限于上述结构,单个处理器模块均具有相同结构,以使得其既可以成为主处理器模块11a,又可以成为从处理器llb、llc。另外,各处理器模块11通过传输总线12相连接。此外,在实施方式I中,设为不会因为传输总线12而产生延迟时间。
[0026]此处,主处理器模块Ila具有第I基准信号生成部21、第I运算部22、以及存储部23。此外,在图1的示例中,第I基准信号生成部21内置于后述的CPU,但并不局限于此,例如第I基准信号生成部21与CPU也可以分开构成。另外,上述的“内置”例如表示仅CPU内的各功能部(第I基准信号生成部21、第I运算部22)能对第I基准信号生成部21进行访问。
[0027]另外,从处理器模块IlbUlc具有第2基准信号生成部31、第2运算部32、间隔计数部33、系统开销计数部34、计数值获取部35、同步判断部36、同步修正部37、以及存储部38。此外,在图1的示例中,第2基准信号生成部31内置于CPU,但并不局限于此,例如第2基准信号生成部31与CPU也可以分开构成。
[0028]第I基准信号生成部21通过进行计数,使计数值达到预先设定的基准值,从而生成第I基准信号。此外,第I基准信号生成部21起到硬件性的计数器(以下根据需要也称作“定时器”)的功能。基于基准值周期性地对上述计数值进行计数。图1中,以虚线来表示上述硬件性的计数器。
[0029]第I运算部22根据由第I基准信号生成部21生成的第I基准信号,执行(运算)存储在存储部23中的规定的应用程序等。另外,第I基准信号作为中断信号(计数器复位信号)经由传输总线12提供(发送)至从处理器模块llb、llc。
[0030]存储部23存储在第I运算部22进行运算的规定的应用程序(Sequence Program:顺序程序)。此外,第I运算部22进行运算的规定的应用程序是对例如与主处理器模块Ila相连的I/O模块13a发出指示,并利用I/O模块13a对外部设备14a进行控制的处理。因此,存储部23中主要存储有用于对与本处理器模块Ila相连的I/O模块13a、外部设备14a执行规定处理的程序。
[0031]也就是说,主处理器模块Ila在每个规定周期生成第I基准信号,第I运算部22通过根据第I基准信号执行(运算)应用程序(顺序程序),来对规定的设备进行控制,周期性地执行该应用程序(顺序程序)。
[0032]接着,对从处理器模块IlbUlc进行说明,但由于从处理器模块IlbUlc的结构相同,因此在以下说明中,利用从处理器模块Ilb进行说明,省略从处理器模块Ilc的说明。
[0033]第2基准信号生成部31进行计数,并设定与上述第I基准信号生成部21中所设置的基准值相同的基准值,并通过使计数值达到基准值,从而生成第2基准信号。此外,第2基准信号生成部31起到硬件性的计数器的功能。基于基准值周期性地对上述计数值进行计数。另外,第I基准信号生成部21与第2基准信号生成部31各自的计数器是自运行计数器(free-running counter),自行进行推进。
[0034]第2运算部32根据由第2基准信号生成部31生成的第2基准信号,执行(运算)存储在存储部38中的规定的应用程序等。
[0035]此外,第2基准信号生成部31是仅能从例如CPU内的第2运算部32进行访问的计数器,且内置于CPU内(CPU内置计数器)。也就是说,第2基准信号生成部31是无法从主处理器模块Ila等外部进行硬件式复位的计数器。
[0036]另外,第2运算部32将来自主处理器模块Ila的第I基准信号(同步基准信号)作为中断信号来进行接收,启动后述的同步修正处理。
[0037]间隔计数部33进行计数,预先设定有与进行同步处理的修正处理间隔相当的修正处理间隔值,在计数值达到修正处理间隔值的情况下,生成表示该情况的修正处理开始信
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