信号处理装置、信号处理方法及程序的制作方法

文档序号:9221985阅读:552来源:国知局
信号处理装置、信号处理方法及程序的制作方法
【技术领域】
[0001]本技术涉及信号处理装置、信号处理方法及程序,并且具体地,涉及能够生成具有与传输流(TS)的数据速率相对应的高分辨率的TS时钟的信号处理装置、信号处理方法及程序。
【背景技术】
[0002]例如,在数字广播中,图片(活动图像)等被利用预定的编码方法,诸如编码活动图像专家组(MPEG)编码并且传输包括由传输流(TS)包所组成的TS的广播波,布置在有效载荷中的编码数据生成该广播波。
[0003]在接收数字广播的接收器中进行广播波的解调和误差校正使得TS恢复并输出。
[0004]从在接收器中进行误差校正的大规模集成(LSI)输出的信号包括TS,TS时钟信号表示TS的定时等。
[0005]顺便说一下,从进行误差校正的LSI输出的TS等被供应给接收TS等的模块(在下文中,也称为TS处理模块),其连接至LSI的随后的步骤。因此,进行误差校正的LSI需要输出符合连接至随后的步骤的TS处理模块可以接受的规范的TS等。
[0006]指定TS处理模块的接口的标准包括,例如,数字视频广播-通用接口Plus (DVB-CI+)(非专利文献)。
[0007]在DVB-CI+标准中,“K.1.7.5通用接口 MPEG信号定时”指定TS时钟信号的规范。
[0008]现在,在下文中,在DVB-CI+标准中指定的TS时钟信号的规范还可以被称为AC规范(AC spec) ο
[0009]引用列表
[0010]非专利文献
[0011]非专利文献1:CI Plus Specificat1n vl.3.1 (2011-10)

【发明内容】

[0012]技术问题
[0013]顺便说一下,当从LSI的TS接口常规输出TS时,在并行时钟中,为了满足DVB-CIPlus标准,输出具有根据TS比特率确定的50%负载的TS时钟信号(TS时钟信号的高/低速率)。此外,为了满足相同的标准,在串行时钟中,为了减小接收RF中的噪声,选择并输出运行时钟的固定段诸如2、3、4的TS时钟信号。
[0014]然而,在并行时钟中,因为仅在运行时钟中进行50 %负载的段并且,此外,在串行时钟中,在运行时钟中仅准备有限的段模式,存在输出的TS时钟信号的平均频率的分辨率在两种情况下都变得粗糙的风险。
[0015]同时,连接至TS接口的装置根据TS比特率要求TS时钟信号的平均频率具有更高的分辨率并且输入相对于TS比特率具有最低可能的平均频率的TS时钟信号。
[0016]因此,要求对具有相对于TS比特率具有比之前更高的分辨率的平均频率的TS时钟信号进行测量。
[0017]本技术鉴于以上情形做出并且,尤其是,使能够输出由对应于相对于TS比特率具有更高的分辨率并且接近TS比特率的平均频率的串行时钟信号和并行时钟信号形成的TS时钟信号。
[0018]问题的解决方案
[0019]根据本技术的一方面,提供一种信号处理装置,有效时钟宽度计算单元,被配置为计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度;以及TS时钟信号生成单元,被配置为基于通过有效时钟宽度计算单元计算出的有效时钟宽度通过组合具有不同分频率(frequency dividing rate)的时钟组合来生成TS时钟信号。
[0020]TS时钟信号生成单元可以包括:并行时钟信号生成单元,被配置为基于有效时钟宽度通过将具有不同分频率的时钟进行组合来生成并行时钟信号;以及串行时钟信号生成单元,被配置为基于通过并行时钟信号生成单元已生成的并行时钟信号的电平H区间或者电平L区间的并行时钟宽度,通过将具有不同分频率的时钟进行组合来生成串行时钟信号。
[0021]并行时钟信号生成单元基于表示有效时钟宽度的运行时钟信号的时钟数的小数部分的值,通过以下方式生成并行时钟信号:将与运行时钟信号的时钟数的整数部分相对应的时钟数的时钟信号与预定整数的时钟数被加到运行时钟信号的时钟数的整数部分或者从运行时钟信号的时钟数的整数部分减去了预定整数的时钟数的时钟信号进行组合。
[0022]串行时钟信号生成单元基于当通过并行时钟信号生成单元已生成的并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以预定整数时所获得的余数,通过以下方式生成串行时钟信号:将当并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以预定整数时所获得的商的整数部分的时钟数的时钟信号、与预定整数的时钟数被加到当并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以预定整数时所获得的商的整数部分或者从商的整数部分减去了预定整数的时钟数的时钟信号进行组合。
[0023]根据本技术的一方面,提供一种信号处理方法,包括以下步骤:执行计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算处理;并且执行基于通过有效时钟宽度计算处理计算出的有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成处理。
[0024]根据本技术的一方面,提供了一种程序,被配置为使计算机执行包括以下步骤的处理:计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算步骤;以及基于通过有效时钟宽度计算步骤计算出的有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成步骤。
[0025]在本技术的一方面,计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度,并且基于计算出的有效时钟宽度,通过组合具有不同的分频率的时钟来生成TS时钟信号。
[0026]根据本技术的一方面的信号处理装置可以是单独的装置或者可以是执行处理的块(block) ο
[0027]发明有益效果
[0028]本公开内容的一方面使能够输出由对应于相对于TS比特率具有更高的分辨率并且接近TS比特率的平均频率的串行时钟信号和并行时钟信号形成的TS时钟信号。
【附图说明】
[0029][图1]是示出了应用根据本技术的信号处理装置的接收系统的实施方式的示例性配置的框图。
[0030][图2]是示出了FEC单元输出的示例性信号的示图。
[0031][图3]是用于描述AC规范的示图。
[0032][图4]是示出了平滑单元的示例性配置的框图。
[0033][图5]是用于描述TS时钟信号平滑处理的流程图。
[0034][图6]是用于描述并行的时钟信号平滑处理的流程图。
[0035][图7]是用于描述TS时钟信号平滑处理的示图。
[0036][图8]是用于描述串行的时钟信号平滑处理的流程图。
[0037][图9]是用于描述TS时钟信号平滑处理的示图。
[0038][图10]是用于描述通用个人计算机的示例性配置的示图。
【具体实施方式】
[0039]<应用了本技术的接收系统>
[0040]图1是示出应用了本技术的接收系统的示例性配置的框图。
[0041]例如,图1的接收系统接收数字广播。
[0042]换言之,在图1中,接收系统包括天线10和接收器20。
[0043]例如,天线10接收包括TS的数字广播的广播波并且将由该接收接收到的所生成的信号供应给接收器20。
[0044]接收器20恢复并处理来自接收到的信号的TS,所接收到的信号来自天线10。
[0045]换言之,接收器20包括解调单元21、前向纠错(FEC)单元22、选择器23、平滑单元24、处理模块25及时钟生成单元26和27。
[0046]解调单元21解调从天线10接收到的信号并将所生成的解调后的信号供应给FEC单元22。
[0047]FEC单元22对来自解调单元21的解调后的信号执行误差校正并将所生成的信号(诸如TS)供应给选择器23。
[0048]从FEC单元22输出的输出信号(TS同步信号、TS有效信号、数据信号以及TS时钟信号)被供应给选择器23。从外部调谐器(未示出)输出的输出信号(TS同步信号、TS有效信号、数据信号以及TS时钟信号)和从其他芯片(未示出)输出的输出信号(TS同步信号、TS有效信号、数据信号及TS时钟信号)被另外供应给选择器23。
[0049]选择器23根据例如用户的操作选择FEC单元22的输出信号、外部调谐器的输出信号、其他芯片的输出信号中任一个并将所选择的输出信号供应给平滑单元24。
[0050]与处理模块25相似,平滑单元24根据通过时钟生成单元27所生成的运行时钟信号进行操作。
[0051]将时钟信号的输出信号从选择器23供应给平滑单元24。
[0052]平滑单元24生成时钟信号,通过将包含在来自选择器23的输出信号中的TS时钟信号平滑化为成形的TS时钟信号来将所该时钟信号的周期平均地均一化,该成形的TS时钟信号是已经执行了成形化的TS时钟信号。
[0053]此外,连同成形的TS时钟信号,平滑单元24将包含在来自选择器23的输出信号中的与成形的TS时钟信号同步的信号,即,TS (数据信号)、TS同步信号以及TS有效信号供应给处理模块25。
[0054]处理模块25是对TS执行处理的TS处理模块。
[0055]现在,关于TS处理模块,存在对TS执行解扰等的并可连接至接收器20并从接收器20可拆卸的诸如条件访问模块(CAM)的模块。当处理模块25是CAM时,从FEC单元22输出的诸如TS的信号需要符合DVB-CI+标准所指定的AC规范等。
[0056]时钟生成单元26例如由锁相环(PLL)组成,并且生成用于运行组成接收器20的解调单元21和FEC单元22的运行时钟信号,并将该运行时钟信号供应给解调单元21和FEC单元22。解调单元21和FEC单元22根据供给自时钟生成单元26的运行时钟信号进行操作。
[0057]与时钟生成单元26相似,例如,时钟生成单元27由PLL组成,生成用于运行平滑单元24和处理模块25的运行时钟信号,并将所生成的运行时钟信号供应给平滑单元24和处理模块25。
[0058]因此,解调单元21和FEC单元22根据通过时钟生成单元26所生成的运行时钟信号进行操作,而平滑单元24和处理模块25根据通过时钟生成单元27所生成的运行时钟信号进行操作。
[0059]应注意,解调单元21和FEC单元22以及平滑单元24和处理模块25都可以根据相同的运行时钟信号进行操作。
[0060]<从FEC 22输出的信号的示例>
[0061]图2是示出了 FEC单元22输出的示例性信号的示图。
[0062]FEC单元22输出TS同步信号、TS有效信号、数据信号以及TS时钟信号。
[0063]TS同步信号表示包含在TS中的各个TS包的报头的定时。TS同步信号例如仅在各个TS包的报头的定时处暂时从电平L(低)变为电平H(高)。
[0064]TS有效信号表示其中存在TS包的TS中的区间(有效区间)。TS有效信号例如在有效区间中变为电平H并且在除了有效区间之外的区间中变为电平L。换言之,TS有效信号在各个TS包的报头至末端之间的区间中变为电平H并在其他区间变为电平L。
[0065]数据信号是TS的信号并包括TS包。TS包均是具有188字节的数据长度(包长度)的包,其前4字节是报头。
[0066]TS时钟信号是表示组成TS的数据的定时的信号。TS时钟信号是在电平L与电平H之间交替的类似脉冲的信号。
[0067]例如,如果现在FEC单元22以8比特为单位并行输出TS包(数据信号)(并行的),TS时钟信号的单个周期(TS时钟信号的单个脉冲)将表示从FEC单元22并行输出的TS包的8位定时。
[0068]应注意,除了 TS(数据信号)之外,TS同步信号和TS有效信号也是与TS时
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