一种全集成射频接收通道信号幅度检测电路的制作方法
【技术领域】
[0001]本发明涉及射频收发信号检测领域，具体涉及一种全集成射频接收通道信号幅度检测电路。
【背景技术】
[0002]传统射频收发电路芯片的检测电路通常设置在片外，其检测方式为对接收链路最后一级模数转换器的输出信号或者发射链路功率放大器PA的输出信号进行检测，主要缺点是:若接收/发射链路中的电路模块，如低噪声放大器、混频器、带通滤波器、锁相环等关键电路由于工艺、温度和电压变化导致功能或性能异常时，无法检测具体的性能缺陷模块，导致芯片的可测性较低。若在每一级电路的输出端口都引出测试管脚，则芯片版图设计和封装会非常复杂，造成芯片面积较大，同时，需要额外的片外检测模块才能实现，存在集成度低的缺点。
【发明内容】
[0003]本发明的目的就是提供一种全集成射频接收通道信号幅度检测电路，其可有效解决上述问题，其可以非常清晰的发现信号通路中各模块的功能是否正确，性能是否达到指标要求，增加芯片的可测性。
[0004]为实现上述目的，本发明采用以下技术方案进行实施:
[0005]一种全集成射频接收通道信号幅度检测电路，其特征在于:包括开关阵列模块、共用运算放大器组、差分放大器以及共模反馈模块，开关阵列模块的输入端与各外部输入信号相连接并接收内部数字信号调控其运行状态，开关阵列模块的输出端分别与共用运算放大器组、差分放大器、共模反馈模块相连接，共用运算放大器组、差分放大器、共模反馈模块以及开关阵列模块的输出端均分别连接输出信号端ATEST1、ATEST2。
[0006]上述技术方案中采用内部数字信号控制开关阵列的开启和关闭，输出信号正确与否的检测无需只能以模数转换器的输出作为检测依据，可以通过依次检测射频收发链路中模块的输出信号是否正常，达到确定此模块是否正常工作以及性能是否达到指标要求的目的，增加芯片可测性；同时在芯片测试时，减少了片外器件的使用，具有更高的集成度；另夕卜，检测电路由多个开关和运算放大器实现，其核心检测模块采用共用方式，具有低功耗特点。
【附图说明】
[0007]图1为本发明在射频收发链路中的使用示意图；
[0008]图2为本发明的电路结构原理图；
[0009]图3为图2中共用运算放大器组的连接结构原理图；
[0010]图4为图3所示轨到轨运算放大器OP1-OP7的电路原理图；
[0011]图5为图2中共模反馈模块的电路原理图；
[0012]图6为图2中差分放大器OP_DIV的电路原理图。
[0013]图7为图2所示开关阵列的电路原理图。
【具体实施方式】
[0014]为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。
[0015]本发明采取的技术方案如图2所示，一种全集成射频接收通道信号幅度检测电路，包括开关阵列10、共用运算放大器组20、差分放大器40与共模反馈模块30 ;开关阵列10实现的功能是当某一模块被检测时，连接此模块的开关是闭合的，其余的开关均为断开状态；共用放大器组通过对输入信号的处理，可以判断出射频收发链路中模块是否正常工作；差分放大器400P_DIV用来完成对分频器输入信号的检测，来判断分频器是否工作正常；共模反馈模块30保证共用差分放大器40工作在稳定的共模输入电压下。开关阵列10由逻辑门电路、反相器电路及两者组合电路构成；共用运算放大器组20包括轨到轨运算放大器及共模反馈模块30。分频器输出信号检测模块与共模反馈模块30中的差分放大器40不同，分别如图4、6所示。本发明在传统只能通过检测ADC输出信号来检测射频收发链路中各模块是否工作正常的背景下，采用开关阵列10控制的方式，使得可以通过数字信号对开关阵列10控制，逐一检测射频收发模块中的AGC、上混频器、下混频器、电流泵是否正常工作，这样便实现了检测运算放大器电路组的共用，从而降低放大器的功耗和芯片面积；同时，检测电路集成在射频收发芯片内部，进一步提高了芯片的集成度。本发明在射频收发链路中的使用状态如图1所示。
[0016]检测电路接收的外部输入信号包括输入信号DIVl、输入信号DIV2、输入信号AGC_C1、输入信号AGC_C2、输入信号CP1、输入信号AGC_D 1、输入信号AGC_D2、输入信号AGC_D3、输入信号AGC_D4、输入信号UMl、输入信号UM2、输入信号UM3、输入信号UM4、输入信号DWl、输入信号D匪2、输入信号D匪3、输入信号DNM4、输入信号REGl、输入信号REG2。检测电路的输出信号为输出信号ATESTl和输出信号ATEST2。其中输入信号DIVl和输入信号DIV2来自分频器模块；输入信号AGC_C1、输入信号AGC_C2、输入信号AGC_D1、输入信号AGC_D2、输入信号AGC_D3、输入信号AGC_D4来自AGC模块；输入信号CPl来自锁相环模块；输入信号UMl、输入信号UM2、输入信号UM3和输入信号UM4来自上混频器模块；输入信号WMl、输入信号DW2、输入信号DW3和输入信号DNM4来自下混频器模块；输入信号REGl和输入信号REG2来自稳压器模块。通过对输出信号ATESTl和输出信号ATEST2波形的分析，判断被检测模块是否工作正常。检测电路中的包括开关SWl?SW9 ;输入信号DIVl通过开关SWl进入差分放大器400P_DIV的正极输入端，输入信号DIV2通过开关SW2进入差分放大器400P_DIV的负极输入端，差分放大器400P-DIV的两个输出端分别与输出信号ATEST1、ATEST2相连；输入信号AGC_C1与开关SW3相连接，开关SW3的另外一端与输出信号ATESTl相连，输入信号AGC_C2与开关SW4相连接，开关SW4的另外一端与输出信号ATEST2相连；输入信号CPl通过开关SW5与输出信号ATEST2相连；输入信号AGC_D1与开关SW6的一端相连，与此相同，输入信号UMl与开关SW6的一端相连，输入信号D匪I与开关SW6的一端相连，输入信号REGl与开关SW6的一端相连，开关SW6的另外一端连接共用运算放大器组20的输入端V_Sffl ;输入信号AGC_D2与开关SW7的一端相连，与此相同，输入信号UM2与开关SW7的一端相连，输入信号D匪2与开关SW7的一端相连，输入信号REG2与开关SW7的一端相连，开关SW7的另外一端连接共用运算放大器组20的输入端V_SW2 ;输入信号AGC_D3与开关SW8的一端相连，与此相同，输入信号UM3与开关SW8的一端相连，输入信号D匪3与开关SW8的一端相连，开关SW8的另外一端连接共用运算放大器组20的输入端V_SW3 ;输入信号AGC_D4与开关SW9的一端相连，与此相同，输入信号UM4与开关SW9的一端相连，输入信号DNM4与开关SW9的一端相连，开关SW9的另外一端连接共用运算放大器组20的输入端V_SW4。
[0017]图3为共用运算放大器组20的结构示意图，共用运算放大器组20的输入信号包括V_SWl、V_SW2、V_SW3、V_SW4、Vref，输出信号端为ATESTl、ATEST2 ;共用运算放大器组20由轨到轨运算放大器OP1、轨到轨运算放大器OP2、轨到轨运算放大器OP3、轨到轨运算放大器0P4、轨到轨运算放大器OP5、轨到轨运算放大器OP6、轨到轨运算放大器OP7、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9组成；轨到轨运算放大器OP2的正相输入端与输入信号V_SW2相连接，轨到轨运算放大器OP3的正相输入端与输入信号V_ref相连接，轨到轨运算放大器0P4的正相输入端与输入信号V_SW3相连接，轨到轨运算放大器OP6的正相输入端与输入信号V_SW4相连接；轨到轨运算放大器OPl的输出端与其反相输入端相连接，电阻Rl —端连接轨到轨运算放大器OPl的输出端，电阻Rl的另一端与电阻R2的一端相连接，电阻R2的另外一端与轨到轨运算放大器0P3的输出端相连接；轨到轨运算放大器0P2的输出端与其反相输入端相连，电阻R3 —端连接轨到轨运算放大器0P2的输出端，电阻R3的另一端与电阻R4的一端相连，电阻R4的另外一端与轨到轨运算放大器0P3的输出端相连接；轨到轨运算放大器0P3的输出端与其反相输入端相连接，电阻R5—端连接轨到轨运算放大器0P3的输出端，电阻R5的另外一端接地；轨到轨运算放大器0P4的输出端与其反相输入端相连接，电阻R6 —端连接轨到轨运算放大器0P4的输出端，电阻R6的另一端与电阻R7的一端相连，电阻R7的另外一端与轨到轨运算放大器0P5的输出端相连接；轨到轨运算放大器0P6的输出端与其反相输入端相连接，电阻R8 —端连接轨到轨运算放大器0P6的输出端，电阻R8的另一端与电阻R9的