执行双相关的装置和方法
【技术领域】
[0001] 本发明一般地涉及用于信号处理的，并且特别是用于实施相关函数解码过程的方 法和装置。
【背景技术】
[0002] 本发明的申请人先前已经在GB2472774B中描述了无线收发器。在GB2472774B 中所描述的无线收发器实施了用于在作为直接序列扩频（DSSS)接收器系统的一部分的基 带解调/检测电路中进行符号检测的双相关算法。在GB2472774B中所描述的实例使用了 IEEE802. 15.4标准，在该标准中，16个可能的符号以每个符号32个码片（或位）的码片代 码（chip code)来编码（即，传播）。
[0003] 附图中的图1示意性地示出了在GB2472774B中描述的双相关的表示。该图所示 的相关函数在基带信号以及具有深度高达3的滞后延迟的同一基带信号上执行。该相关函 数同样使用已有根据所选标准的码片代码存储于其内的查找表（LUT)。该相关函数的输出 是每个码片代码的相关值，该相关值指示所接收的符号对应于每个码片代码的可能性。关 于相关函数如何执行的更多细节可参见GB2472774B。
[0004] 双相关算法可以表示如下：
[0005]
[0006] 具有（复数乘法）：
[0007]
[0008]
[0009] 所接收的基带信号yn:y n= I BBn+jQBBn
[0010] 符号s的伪随机噪声（PN)直接序列扩频码片代码：
[0011] Ss= SI s+jSQs
[0012] 参数：符号数：s = 0 - 15
[0013] 每个符号的码片数：η = 0 - 31
[0014] 码片（或位）的滞后延迟：d = 1 - 3
[0015] 如同在GB2472774B中所描述的，所接收的信号在被馈送到典型为在4位下操作的 模数转换器（ADC)之前先通过模拟电路处理。来自ADC的数字信号随后被馈送到以为8的 过采样因子（或N0S)来操作的采样器，但是从2到16的其他整数值也可以使用。
[0016] 图1所示的相关函数包括用于传入的基带信号yn的非平凡乘法、用于所存储的码 片代码S s的平凡乘法，以及算术处理（yd)或外积处理，如同下文将进一步描 述的。
[0017] 用于传入的基带信号yn的非平凡乘法：
[0018] 用于（y*n*yn d)的运算：IQBB(d，n) = IBB(n-d)*IBB(n)+QBB(n-d)*QBB(n)
[0019] QIbb (d，η) = Qbb (n-d) *IBB (n) +Ibb (n-d) *QBB (η)
[0020] IBB(n_d)*IBB(n) d =1...3
[0021] Qbb (n-d) *QBB (n) n = d...31
[0022] Ibb (n-d) *QBB (n)
[0023] Qbb (n-d) *QBB (n)
[0024] 对于以上所示出的用于传入的信号的非平凡乘法，就4位ADC转换的基带信号而 言需要4* (31+30+29) = 360次乘法以及180次求和。
[0025] 用于所存储的码片代码Ss的平凡乘法：
[0026] 用于（sn*s*n d)的运算：Sql (s, d, n) = SI (s, n_d)*SI (s, n)+SQ(s, n_d)*SQ(n)
[0027] SqQ (s, d, n) = SQ (s, n_d) *SI (s, n) +SI (s, n_d) *SQ (n)
[0028] SI (s, i), SQ (s, i) = (0, I)
[0029] 对于以上所示出的平凡乘法，需要5760次I位乘法（逻辑与（AND))以及2880次 求和。
[0030] 对于Yr^yn Xsn^n d)的进一步算术处理或外积，需要5760次乘法以及4320次 求和。
[0031] 综上所述，在对包括具有4位分辨率的复杂的输入信号（即，IBB、Qbb)的每个都具 有使用深度3(d)的滞后延迟的32码片（η)的代码字的16个代码（s)执行时，相关函数会 导致（n*d*s)的3维问题。应当要意识到，如果在GB2472774B中描述的收发器，包括用于 执行双相关函数的逻辑门，被实施于专用集成电路（ASIC)内，则从用于小功率的且优选为 低成本的接收器的面积（即，硅面积）、成本（即，制造和产量）及功耗的角度来看，双相关 函数或算法的直接实现将是复杂和昂贵的。
[0032] 因此，希望降低用来执行相关函数的硬件的复杂性（例如，在逻辑门的数量方 面），使得硅面积和功耗同样可以被减少。
【发明内容】
[0033] 根据本发明的第一方面，本发明提供了一种用于对所接收的信号以及来自通信标 准的多个预定的码片代码执行相关函数的装置，该装置包括：第一多个逻辑门，被配置为可 操作用于接收在预定的采样频率下采样的信号并按照相关函数对输入信号执行预定的乘 法运算的乘法器单元；可操作用于接收并存储来自第一多个逻辑门的乘法值的第一存储器 单元；将来自按照相关函数对多个码片代码执行的预定的乘法运算的值存储于其内的第二 存储器单元；以及第二多个逻辑门，被配置为用于接收从第一存储器单元和第二存储器单 元输出的乘法值并在将来自第二存储器单元的乘法值考虑在内的情况下对来自第一存储 器单元的乘法值求和的加法器单元。
[0034] 根据某些实施例，该装置还包含被配置为可操作用于接收从第二多个逻辑门接收 的值并对求其和的结果加法器单元的第三多个逻辑门。
[0035] 根据某些实施例，该装置还包含可操作用于选择与存储于第二存储器单元内的码 片代码中的一个码片代码关联的乘法值以将其输出到第二多个逻辑门的定序器，由此第二 多个逻辑门可操作用于在将所选的码片代码的乘法值考虑在内的情况下对来自第一存储 器单元的乘法值求和。
[0036] 根据某些实施例，该装置还包含可操作用于接收并存储所选的码片代码的来自第 三多个逻辑门的值的和的相关值存储器单元，其中该相关值存储器单元被配置用于接收来 自定序器的选择信号，以选择用于存储来自第三多个逻辑门的值的和的在相关值存储器单 元内的位置。
[0037] 根据某些实施例，该装置还包含被配置用于依据存储于第二存储器单元内的关联 值的符号给来自第一多个逻辑门的每个值指派正号或负号的符号选择单元。
[0038] 根据某些实施例，该装置还包含被配置用于将所接收的采样信号存储于其内并将 采样信号值输出到第一多个逻辑门的输入样本存储器。
[0039] 根据某些实施例，第一多个逻辑门被配置用于基于码片代码内的码片数并行地执 行预定数量的乘积计算，并且其中输入样本存储器被配置用于基于相关函数和码片代码内 的码片数将预定数量的样本输出到第一多个逻辑门。
[0040] 根据某些实施例，第一多个逻辑门被配置用于执行预定的乘积计算并将结果输出 到第一存储器单元，其中输入样本存储器被配置用于基于相关函数将样本输出到第一多个 逻辑门。
[0041] 根据某些实施例，第一存储器单元包含串联布置的多个单元，其中每个单元都包 含用于输出乘法值的输出，由此来自该多个单元的乘法值由（from)第一多个逻辑门串行 存储并被并行输出。
[0042] 根据某些实施例，单元及单元输出的数量基于码片代码内的码片数。
[0043] 根据某些实施例，这些单元每个都包含串联布置的多个移位寄存器。
[0044] 根据某些实施例，这些单元中的一个被布置用于在通过这个单元来馈送值时依据 接收自定序器的保持信号使值保持预定的时间段。
[0045] 根据某些实施例，第二多个逻辑门可操作用于在基于码片代码数的预定数量的乘 法值被存储于第一存储器单元内时对来自第一存储器单元的乘法值求和。
[0046] 根据某些实施例，相关函数是双相关函数。
[0047] 根据本发明的第二方面，本发明提供了一种接收器，包含：用于接收模拟信号的模 拟信号输入；被布置用于将所接收的模拟信号转换成数字信号的模数转换器；以及与模数 转换器的输出连接的解调器；该解调器包含可操作用于在预定的采样频率下对数字信号采 样的采样器以及根据本发明的第一方面的装置。
[0048] 根据本发明的第三方面，本发明提供了一种用于对所接收的信号以及来自通信标 准的多个预定的码片代码执行相关函数的方法，该方法包括以下步骤：接收在预定的采样 频率下采样的信号；按照相关函数对输入信号执行预定的乘法运算；将来自对输入信号执 行的预定的乘法运算的乘法值存储于第一存储器单元内；配置将来自按照相关函数对多个 码片代码执行的预定的乘法运算的值存储于其内的第二存储器单元；并且在将存储于第二 存储器单元内的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和。
【附图说明】
[0049] 为了本发明的更好理解以及示出如何可以实施本发明，现在以示例的方式参照附 图，在附图中：
[0050] 附图中的图1示意性地示出了已知的双相关函数的表示；
[0051] 图2示意性地示出了根据本发明的第一实施例的收发器；
[0052] 图3示出了图2所示的解调器的示意图；
[0053] 图4示出了图3所示的双相关器的表示；
[0054] 图5示出了根据本发明的第二实施例的双相关器的表示；
[0055] 图6示意性地示出了如何使用硬件表示来执行图5所示的相关；
[0056] 图7示意性地示出了如何使用根据本发明的第三实施例的硬件表示来执行相关；
[0057] 图8示意性地示出了图7所示的存储器单元；
[0058] 图9示意性地示出了图8所示的输入单元；
[0059] 图10示意性地示出了图8所示的第一类型的单元或级；
[0060] 图11示意性地示出了图8所示的第二类型的单元或级；以及
[0061] 图12示出了包含根据本发明的第一、第二或第三实施例的相关装置的电路。
[0062] 虽然本发明易于进行各种修改和可替换形式，但是具体的实施例将以示例的方式 示于附图中，并且将在此详细描述。但是应当理解，附图及其详细描述并非意指将本发明限 定于所公开的特定形式，而是本发明应当涵盖属于本发明的范围之内的所有修改形式、等 效形式及可替换形式。
【具体实施方式】
[0063] 图2示意性地示出了根据本发明的第一实施例的收发器1。该图所示的收发器1 是集成系统。外部构件包括天线、振荡器晶体和电源解耦器。也就是说，收发器可以实施于 一个芯片上，即，在单个集成电路内。但是，应当意识到，尽管这出于成本原因是合意的，但 是单个芯片的解决方案并不是技术上的必要。
[0064] 收发器1具有分成两部分的功能，即接收器Rx和发送器Tx，以及分成两部分的硬 件，即模拟单元50和数字单元52。模拟单元50为发送器和接收器提供射频（RF)前端。数 字单元52包含数字基带（BB)处理器54和系统控制单元56。参照图2,接收器构件2、6、10、 12、18、22、24和26被布置于图中的上部，信号路径为从左到右，而发送器构件40、42、44和 46被布置于图中的下部，信号路径为从右到左。接收器和发送器这两个构件与在控制单元 56内的见于图中的右侧部分的更高水平的控制和处理构件30和32相互作用。模拟RF前 端50形成该图的左侧块，而在数字单元52内的数字构件形成该图的右侧块。应当意识到， 接收器信号最初以模拟构件来处理并随后以数字构件来处理，然而发送器信号在以模拟构 件处理之前首先被形成为数字信号。
[0065] 首先描述接收器。接收器Rx包含在与天线（未示出）连接的输入处的低噪声放 大器2 (LNA)。LNA是具有彡3dB的目标噪声系数的高增益放大器。LNA 2的SNR或灵敏度 是可控的。