超高清低延时视频编码系统及超高清低延时码率控制方法
【技术领域】
[0001] 本发明涉及视频技术领域，具体涉及超高清低延时视频编码系统及超高清低延时 码率控制方法。
【背景技术】
[0002] 随着视频技术的发展，人们对视频清晰度的要求越来越高，4K(3840*2160)或分辨 率更高的超高清视频的应用已是视频技术发展的必然趋势。而超高清视频的应用，首先需 要解决超高清视频的编码问题。目前用于编解码超高清视频的方法主要有两种，一种方法 是使用高性能的x86计算机，利用其强大的CPU性能进行超高清视频的编解码，但是存在实 时性和稳定性较差，且功耗很高的问题。另一种方法是使用专用的超高清视频编解码芯片， 但是目前能够处理超高清视频编解码的芯片仅能支持到4K (3840*2160或4096*2160)分辨 率，且均为商业级产品，由于选择性不多，其经济性较差。
【发明内容】
[0003] 针对现有技术中的上述不足，本发明提供的超高清低延时视频编码系统及超高清 低延时码率控制方法通过并行计算每帧图像的实际比特数和每一组1080p高清视频图像 的目标比特数，提高了编码速率。
[0004] 为了达到上述发明目的，本发明采用的技术方案为：
[0005] -方面，提供一种超高清低延时视频编码系统，其包括：
[0006] 至少一个高清视频采集模块，用于采集超高清视频数据；
[0007] 至少一个超高清视频编码模块，与高清视频采集模块连接，用于接收超高清视频 数据，将超高清视频数据拆分为多组1080p高清视频图像，并行计算每一组1080p高清视频 图像中每帧图像的实际比特数和每一组1080p高清视频图像的目标比特数以形成超高清 的视频码流数据；
[0008] 高速通讯模块，与超高清视频编码模块连接，用于将编码后的超高清视频码流数 据传输至解码端或远端存储设备；以及
[0009] 电源模块，分别与高清视频采集模块、超高清视频编码模块和高速通讯模块连接。
[0010] 另一方面，提供一种超高清低延时码率控制方法，其包括以下步骤：
[0011] 计算每路1080p高清视频中每帧图像的目标比特数：BF= B/R ;其中，B A每帧的 目标比特数，B为目标码率，R为帧率；
[0012] 根据目标比特数计算每帧图像的实际比特数：计算上一帧实际编码比特数与目标 比特数的差值A B :若Δ B大于预设阈值1\，则跳帧，使Δ B = Δ B-BF;如果Δ B小于预设阈 值T2,则添加冗余包，冗余包的大小为512Byte，使ΔΒ= ΔΒ+512 ;其中，ΔΒ的初始值为0， BF为每帧的目标比特数；
[0013] 计算每一组1080p高清视频图像的目标比特数：为每一组1080p高清视频图像分 配一定的比特数Δ B 其中，Δ B (；为前一组1080p高清视频图像编码结束后预 分配比特数与实际编码比特数的差值，其初始值为0 ;GN为一组1080P高清视频图像中的帧 数。
[0014] 本发明的有益效果为：超高清视频编码模块对拆分为多路的1080P高清视频采用 并行计算每一组1080p高清视频图像中每帧图像的实际比特数和每一组1080p高清视频图 像的目标比特数以完成各子视频码流数据的编码，采用并行计算大大提高了编码速度，降 低了系统时延。
[0015] 本方案不需要由高性能CPU或高性能专用芯片完成超高清视频，降低了成本和功 耗，同时由于各模块均选用了工业级器件，其具有实时性好、可靠性高、组态灵活等优点。
【附图说明】
[0016] 图1为超高清低延时视频编码系统一个实施例的原理框图；
[0017] 图2为超高清低延时视频编码系统另一个实施例的原理框图。
【具体实施方式】
[0018] 下面对本发明的【具体实施方式】进行描述，以便于本技术领域的技术人员理解本发 明，但应该清楚，本发明不限于【具体实施方式】的范围，对本技术领域的普通技术人员来讲， 只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易 见的，一切利用本发明构思的发明创造均在保护之列。
[0019] 参考图1，图1示出了超高清低延时视频编码系统一个实施例的原理框图；如图1 所示，该超高清低延时视频编码系统包括至少一个高清视频采集模块、至少一个超高清视 频编码模块、高速通讯模块和电源模块；高清视频采集模块、超高清视频编码模块和高速通 讯模块依次连接在一起，电源模块分别与高清视频采集模块、超高清视频编码模块和高速 通讯模块连接。
[0020] 使用时，当高清视频采集模块和超高清视频编码模块的个数都大于1时，一个超 高清视频编码模块对应于一个高清视频采集模块。
[0021] 其中，高清视频采集模块用于采集超高清视频数据；高清视频采集模块可以包括 Camera Link接口或千兆网络接口、超高清摄像机、视频采集FPGA模块、第一电源单元等电 路单元。此处的第一电源单元主要用于将电源模块提供的电压进一步降低。
[0022] 具体的，超尚清视频米集t旲块支持尚分辨率的超尚清摄像机（超尚清摄像机可以 为超高清Camera Link相机），视频采集FPGA模块将超高清摄像机采集的视频数据从Bayer 格式数据转换为YUV格式数据，再通过Camera Link接口或千兆网络接口发送给超高清视 频编码模块；同时超高清视频采集模块还可以支持高分辨率的超高清网络摄像机，若视频 编码系统需要，可在视频采集FPGA模块中将数据转换为YUV格式。
[0023] 超高清视频编码模块与高清视频采集模块连接，用于接收超高清视频数据，将超 高清视频数据拆分为多组1080p高清视频图像（在拆分时，会给每组1080p高清视频图像 分配一个目标地址），并行计算（多个1080p高清视频图像同时计算）每一组1080p高清视 频图像中每帧图像的实际比特数和每一组1080p高清视频图像的目标比特数以形成超高 清的视频码流数据；
[0024] 具体的，超高清视频编码模块可以包括用于将超高清视频数据拆分为多组1080p 高清视频图像的视频编解码FPGA模块、并行计算每一组1080p高清视频图像中每帧图像的 实际比特数和每一组1080p高清视频图像的目标比特数以形成超高清的视频码流数据的 多DSP阵列模块（多DSP阵列模块同时对多组1080p高清视频图像进行计算，也即每个DSP 阵列模块计算一组1080p高清视频图像）和用于将电源模块提供的电压进一步降压之后， 供给视频编解码FPGA模块和多DSP阵列模块的第二电源单元。
[0025] 高速通讯模块与超高清视频编码模块连接，用于将将编码后的超高清视频码流数 据传输至解码端或远端存储设备。
[0026] 参考图2,图2不出了超尚清低延时视频编码系统另一个实施例的原理框图；如图 2所示，该视频编码系统还可以包括超高清视频解码模块和CPCI或VPX高速通讯背板。
[0027] 其中，超高清视频解码模块与高速通讯模块连接，用于接收解码端发送的视频码 流数据，根据视频码流数据中携带的目标地址对多路1080p高清视频图像进行解码，并将 解码后的子视频数据进行拼接形成超高清视频。
[0028] CPCI或VPX高速通讯背板用于为超高清视频采集模块、显示模块、高速通讯模块、 超高清视频编码模块和超高清视频解码模块之间提供高速通信通道。
[0029] 具体地为，超高清视频采集模块、显示模块、高速通讯模块、超高清视频编码模块 和超高清视频解码模块均通过Rapid 10高速串行总线与CPCI或VPX高速通讯背板连接， 所有的信号通过CPCI或VPX高速通讯背板进行转接。
[0030] 为了便于实时查看超高清视频解码模块解码后的超高清视频，本视频编码系统还 可以包括利用CPCI或VPX高速通讯背板与超高清视频解码模块连接，用于对解码后的超高 清视频进行显示的显示模块。
[0031] 进一步地，显示模块包括显示FPGA模块、显示接口、第三电源单元等电路单元。其 中，显示模块可以支持的显示接口包括HDMI、DVI、VGA、DisplayPort等，支持单屏或多屏拼 接显示。
[0032] 高速通讯模块利用背板与超高清视频编码模块和超高清视频解码模块连接，其主 要包括通讯FPGA模块、千兆网、万兆网、光纤、第四电源单元等电路单元。
[0033] 编码时，用于将编码后的超高清视频码流数据传输到解码端或远端存储设备；解 码时，用于将接收来自于解码端或远端存储设备的超高清视频码流数据。高速通讯模块可 以支持的通讯接口包括千兆网、万兆网、光纤、尚速串彳丁总线等接口。
[0034] 电源模块通过CPCI或VPX接口插入CPCI或VPX高速通讯背板，其包括多个DC-DC 模块，为其它板卡（显示模块、高速通讯模块、超高清视频编码模块和超高清视频解码模 块）提供工作电源，输出12V、5V、3. 3V电源。
[0035] 至此，已完成对超高清低延时视频编码系统的描述，下面进一步对超高清视频编 码模块中编码的超高清低延时码率控制方法控进行详细地说明：
[0036] 该超高清低延时码率控制方法包括以下步骤：
[0037] 计算每路（组）1080p尚清视频每帧图像的目标比特数：本发明实例的每路1080p 高清视频为IPPP结构。设定每一组1080P高清视频每帧图像的帧数为GN，每一帧图像的宏 块数为MN，则每帧的目标比特数为BF= B/R ;其中，B为目标码率，R为帧率。
[0038] 根据目标比特数计算每帧图像的实际比特数；该步骤中主要是为防止发送缓冲区 的上溢或下溢，实现每