在正离子随机渗杂的情况下感应到的半导体单 元的阔值电压Vt值的分布示意图；
[0038] 图16为根据一个示范性实施例的表示半导体单元的阔值电压Vt分布的在棋盘状 图案上的黑白分布的示意图；
[0039] 图17为根据本发明的第二示范性实施例的元件结构示意图；
[0040] 图18为根据本发明的第=示范性实施例的另一个元件结构示意图；
[0041] 图19为一个示范性实施例的阔值电压Vt分布中的读取电压与较低阔值电压Vt 峰值（W)W及较高阔值电压Vt峰值度L)之间的关系示意图；
[0042] 图20为本发明的第四实施例的具有波动的读取电压、较低阔值电压Vt峰值（W) W及较高阔值电压Vt峰值度L)之间的关系示意图；
[0043] 图21为一个示范性实施例的引起随机电报噪声RTN的原因的示意图；
[0044] 图22为一个示范性实施例的当电子由接口陷阱（interhcetrap)捕获时的能带 图； W45] 图23为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W的峰值 过渡到W与化之间的间隔窗（gapwindow)的示意图；
[0046] 图24为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与化之 间的间隔窗过渡到W的峰值的示意图；
[0047] 图25为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从化的峰值 过渡到W与化之间的间隔窗的示意图； W48] 图26为一个示范性实施例的由于随机电报噪声RTN而使半导体单元从W与化之 间的间隔窗过渡到化的峰值的示意图；
[0049] 图27为一个示范性实施例的由于RTN而使阔值电压Vt从在峰值W中的电压改变 成低于读取电压的在间隔窗中的电压并朝向W回复的示意图；
[0050] 图28为一个示范性实施例的阔值电压Vt从在W中的电压改变成高于读取电压的 在间隔窗中的电压并朝向W回复的示意图；
[0051] 图29为一个示范性实施例的阔值电压Vt从在W内部朝向间隔窗改变的若干种情 况的示意图；
[0052] 图30为一个示范性实施例的阔值电压Vt从在间隔窗内部改变至W的若干种情况 的不意图；
[005引图31为一个示范性实施例的阔值电压Vt从在化内部朝向间隔窗改变的若干种 情况的不意图；
[0054] 图32为一个示范性实施例的阔值电压Vt从在间隔窗内部改变至化的若干种情 况的示意图；
[0055] 图33为本发明的一个实施例的半导体单元晶体管（比特）的叠代感应的流程示 意图；
[0056] 图34为本发明的第五实施例的在半导体单元经受负离子和正离子的随机渗杂之 后的半导体单元的阔值电压Vt分布示意图；
[0057] 图35、图36、图37W及图38为一个示范性实施例的正离子或负离子在基板的表 面上远离源极边缘的示意图；
[0058] 图39和图40为一个示范性实施例的正离子和负离子也彼此抵消的两种情况示意 图；
[0059] 图41为本发明的另一个实施例的示出了阔值电压Vt分布的2D映射表的RGB棋 盘状图案的示意图；
[0060] 图42为本发明的第六实施例的阔值电压Vt分布峰值R、GW及B与两个读取电压 (1)和似之间的关系示意图；
[0061] 图43为本发明的第六实施例的用于去除随机电报噪声RTN的流程示意图；
[0062] 图44为本发明的第六实施例的用于去除随机电报噪声RTN的流程示意图；
[0063] 图45为本发明的第八实施例的在本发明中有用的纳米线FET型半导体单元的结 构W及相同的漏极电流的示意图； W64]图46为一个示范性实施例的当在源极-通道接口存在负离子时的纳米线FET型 半导体单元的传导状态示意图； 阳0化]图47为一个示范性实施例的纳米线FET型半导体单元的鸟廠视图；
[0066] 图48为一个示范性实施例的用于构成纳米线FET型半导体单元阵列的纳米线阵 列的鸟廠视图；
[0067] 图49为一个示范性实施例的纳米线FET型半导体单元阵列的鸟廠视图；
[0068] 图50为一个示范性实施例的纳米线FET型半导体单元的所有栅极连接至薄片型 共用字线WL的示意图；
[0069] 图51为一个示范性实施例的纳米线FET型半导体单元的栅极由薄片型共用字线 WL取代的示意图；
[0070] 图52为本发明的第九实施例的=栅极纳米线单元半导体单元的鸟廠视图；
[0071] 图53为图52的S栅极纳米线半导体单元的阵列示意图；
[0072] 图54为一个示范性实施例的=栅极纳米线半导体单元的所有栅极连接至薄片型 共用字线WL的示意图；
[0073] 图55为一个示范性实施例的=栅极纳米线半导体单元的栅极由薄片型共用字线 WL取代的示意图；
[0074] 图56为一个示范性实施例的环绕式栅极纳米线半导体单元的鸟廠视图；
[0075] 图57为图56的环绕式栅极纳米线半导体单元的阵列示意图；
[0076] 图58为一个示范性实施例的柱型半导体单元的鸟廠视图；
[0077] 图59为一个示范性实施例的如图58中所示的柱型半导体单元的阵列示意图；
[0078] 图60为一个示范性实施例的不包括栅极的柱型半导体单元阵列的结构示意图； 阳0巧]图61为一种通道的晶界的晶粒示意图；
[0080] 图62为具有晶界的晶体管元件W及不具有晶界的晶体管元件的感测阔值电压Vt 值的分布示意图；
[0081] 图63为不具有晶界的罐片晶体管的结构不意图；
[0082] 图64为具有位于通道的源极端的晶界的罐片晶体管的导电状态示意图；
[0083] 图65为具有位于通道的中屯、的晶界的罐片晶体管的导电状态示意图；
[0084] 图66为具有位于通道的漏极端的晶界的罐片晶体管的导电状态示意图；
[0085] 图67为本发明一个示范性实施例的数据交换系统的方块示意图；
[0086] 图68为本发明一个示范性实施例的数据交换的方法流程图。
[0087] 附图标记说明： 阳0蝴 610 :第一装置；
[0089] 620 :第二装置；
[0090] 630 :识别管理单元； 阳0川 640:集成电路；
[0092] 650:网络； 阳09引 700:集成电路；
[0094] 750 :处理电路； 阳0巧]WL:共用字线；
[0096] SL:共用源极线； 阳〇97] S :源极； 阳09引 D :漏极；
[0099] S/A:感应放大器； 阳100] Vt:阔值电压； 阳W] W:宽度； 阳102] L :长度；
[0103] Z :通道厚度；
[0104] S700-S730 :步骤。
【具体实施方式】
[0105] 现在参考附图来描述本发明的特定的实施例和范例。在附图和描述中，尽可能使 用相同的参考标号来表示相同或相似的部分。 阳106] 随机渗杂波动（Random-DopantFluc化ation，简称RD巧在下文的披露中，说明利 用用于物理不可复制功能的随机渗杂波动RDF。必须注意的是，在下列示范性实施例中，场 效应晶体管被用作范例来说明本发明的构想，且因此第一输入/输出端可表示源极、第二 输入/输出端可表示漏极、电流路径可表示通道，W及控制端可表示栅极；然而，前述实施 例仅用作示范性实施例且并不趋向于限制本发明的范围。事实上，本发明也可在若干其他 互补金属氧化物（ComplementaryMetalOxideSemiconductor;简称CMO巧相容的半导体 装置上实现，诸如双载子晶体管化ipolar化nctiontransistor,简称BJT)等。 阳107] 为了使借助于离子的阔值电压Vt变化与现有技术相比更加显著，通道宽度W可缩 减，而通道长度L可不缩减。通道宽度W的典型长度与德布洛伊长度值BL)相当，所述德布 洛伊长度在娃材料中一般约为9nm，而通道长度L的典型长度则比孤L大得多，例如，超过 lOOnm。 阳10引下文将讨论通道宽度W约为孤L的若干种情况。图9为一个示范性实施例的具有 在DBL附近的通道宽度W的罐片晶体管的结构示意图，如图9中所说明，电子流从源极穿过 没有离子的通道流向漏极。
[0109] 图10为一个示范性实施例的当在源极-通道接口存在负离子时的图9的罐片晶 体管的传导状态示意图，如图10所示，如果负离子存在于源极-通道接口，则电子流将被负 离子的峰值电位反射而没有电流流过，运是因为由于狭窄通道（Si)使得电子无法绕开离 子。
[0110] 如上文所述，仅当离子位于在基板的表面上的源极与漏极之间的接口上时，阔值 电压Vt才会显著地被影响。通过本发明中提出的半导体单元结构，此特征变得显著，其中 通道长度大于孤L且通道宽度约为DBL。
[01川在本发明的一示范性实施例中，基本电荷对于电位分布的影响大约为lOOmV，跨越 通道层的典型电场大约为0.IMV/cm，运表示基本电荷的影响可W从接口上10纳米消失。 此正好是DBL。此外，晶界可存储多个离子，也因此晶界的影响可能消失在几个IOnmW下。 因此，当通道的离子的位置相较于距离源极更接近漏极时，则离子影响阔值电压Vt分布更 多；更具体来说，位于通道中的离子距离源极/通道接口约为IOnm内。然而，应注意的是本 发明不限于上述范例。 阳112] <第一实施例〉
[0113]图11为本发明的第一示范性实施例的集成电路的结构示意图。在图11中，集成 电路700包含多个场效应晶体管和多个感应放大器，其中每一个场效应晶体管经配置W表 示映射表中的地址且包含源极、漏极、通道W及栅极。在一些示范性实施例中，为了尽可能 地最小化源极接点，一个源极由两个半导体单元共用且所有源极连接至共用源极线化上， 如图11中所示。串叠型半导体单元（源极由所述多个半导体单元共用）的两个漏极D独 立地连接至感应放大器S/A。在此范例中，每一个感应放大器S/A被分配到地址数据（地址 1，地址2,地址W及地址2脚。半导体单元的数目是2N且串叠型半导体单元的数目是 N。运些感应放大器S/A感应每一个半导体单元的阔值电压，也就是阔值电压Vt(1)，Vt(2)， Vt(3)，…，化及Vt(2脚。所有的栅极连接至共用字线WL上。在另一范例实施例中，集成电 路700也可包含处理电路750,所述处理电路750经配置W将由相应的感应放大器S/A确定 的每一个阔值电压Vt(1)，Vt(2)，Vt(3)，…，W及Vt(2脚分类成第一状态和第二状态，并 在映射表（例如，图13或图16中所示的棋盘图样的映射表）中的相应地址上标记每一个 阔值电压Vt(I)，Vt(2