。否则，感应到的半导体单元的阔值电压属于图14、图19、图20,W及图23到图32中所示的峰值化（黑色）。此后，选定另一个半导体单元晶体管，且接着对 在选择待感应的半导体单元晶体管的第一个步骤之后的上述步骤进行重复，直到全部的半 导体单元晶体管（比特）都根据上述步骤进行叠代感应为止。 阳137] <第五实施例：RGB板的扩展〉
[0138] 如上文所描述，在源极边缘的正离子也可改变阔值电压Vt,如图15中所说明，同 时阔值电压Vt偏移的方向变得与由在源极边缘的负离子导致的阔值电压Vt偏移相反。在 下文的披露中，阔值电压Vt分布中的较高阔值电压Vt峰值（归因于在源极边缘的负离子） 被重新指定为蓝色度)，在先前的实施例中所述较高阔值电压Vt峰值为峰值化（黑色）。阔 值电压Vt分布中的较低阔值电压Vt峰值（归因于在源极边缘的正离子）被重新指定为红 色（R)，W及在先前的实施例中为峰值W(白色）的另一个峰值被重新指定为绿色（G)，如图 34中所示（图34为本发明的第五实施例的在半导体单元经受负离子和正离子的随机渗杂 之后的半导体单元的阔值电压Vt分布示意图）。峰值R具有归因于在源极侧的2个或更 多的正离子的在左边的尾部。峰值B具有归因于在源极侧的2个或更多的负离子的在右边 的尾部。峰值G由其他情况形成，图35、图36、图37W及图38为一个示范性实施例的正离 子或负离子在基板的表面上远离源极边缘的示意图，包含如图35、图36、图37W及图38中 所示的正离子或负离子远离在基板的表面上的源极边缘的情况、如图22中所示具有RTN的 情况，W及如图39和图40中所示如果正离子和负离子存在于基板的表面上的源极边缘上， 则它们会彼此抵消的情况，即使当正离子和负离子存在于源极-通道接口时也是如此（图 39和图40为一个示范性实施例的正离子和负离子也彼此抵消的两种情况示意图）。使用 如图12和图13中所说明的相同映射方法，会获得如图41中所示的RGB棋盘状图案，其中 R、GW及B表示如图36中所示的不同的阔值电压Vt范围（图41为本发明的另一个实施 例的示出了阔值电压Vt分布的2D映射表的RGB棋盘状图案的示意图）。RGB棋盘状图案 在棋盘状图案上具有比白黑棋盘状图案更大的波动。运意味着即使在添加另一种渗杂处理 时，RGB棋盘状图案也可能是优选的。 阳139] <第六实施例：RGB型的随机电报噪声的测量〉
[0140] 图42为本发明的第六实施例的阔值电压Vt分布峰值R、GW及B与两个读取电压 (1)和似之间的关系示意图，如图42中所说明，为了区分R和G，施加第一读取电压（1)。 应注意的是，读取电压（1)在峰值R与峰值G之间的间隔窗中。如图42中所说明，为了区 分G和B，施加第二读取电压（2)。应注意的是，第二读取电压（2)在峰值G与峰值B之间的 间隔窗中。如果通过第一读取电压（1)的第一感应和通过第二读取电压（2)的第二感应分 另Ij回传"R"和"G"，则将此半导体单元标记为"R"。如果通过第一读取电压（1)的第一感应 和通过第二读取电压（2)的第二感应分别回传"G"和"G"，则将此半导体单元标记为"G"。 如果通过第一读取电压（1)的第一感应和通过第二读取电压（2)的第二感应分别回传"G" 和叩"，则将此半导体单元标记为叩"。 阳141] 区分R和G的步骤在图43中说明（图43为本发明的第六实施例的用于去除随机 电报噪声RTN的流程示意图）。首先，选定待感应的半导体单元晶体管（比特）。随后，给 定连续感应的叠代的数目（脚。也给定第一读取电压（1)和参考电流（Ir)。第一读取电压 (1)可能高于峰值R的右边尾部且低于峰值G的左边尾部，如图40中所说明。参考电流一 般可通过技术节点（也就是通道长度化)）而确定。叠代计数（i，jW及k)在初始条件下 都设为零。接着，感应到漏极电流（Id),且第一个叠代计数（i)增加一，也就是i=i+1。 随后，将漏极电流（Id)与参考电流（Ir)做比较。如果Id的绝对值大于Ir的绝对值，则第 二叠代计数（j)增加一。否则，第=叠代计数化）增加一。随后，将第一叠代计数（i)与N 做比较。如果KN，则步骤回到感应漏极电流的步骤，且第一叠代计数（i)再次增加一。否 贝1J，将第二叠代计数（j)与第=叠代计数化）做比较。如果j〉k，则感应到的半导体单元的 阔值电压属于红色峰值（R)，如图38和图42中所示。否则，感应到的半导体单元的阔值电 压属于图38和图42中所示的绿色峰值（G)。
[0142] 随后的区分G和B的步骤在图44中说明（图44为本发明的第六实施例的用于去 除随机电报噪声RTN的流程示意图）。首先，选定待感应的半导体单元晶体管（比特）。之 后给定连续感应的叠代的数目（脚，也给定读取电压和参考电流（Ir)。第二读取电压（2)可 能高于峰值G的右边尾部且低于峰值B的左边尾部，如图40中所说明。叠代计数（i，jW 及k)在初始条件下都设为零。接着，感应到漏极电流（Id),且第一叠代计数（i)增加一，也 就是i=i+1。然后将漏极电流（Id)与参考电流（Ir)做比较。如果Id的绝对值大于Ir 的绝对值，则第二叠代计数（j)增加一。否则，第S叠代计数化）增加一。随后，将第一叠 代计数（i)与N做比较。如果KN，则步骤回到感应漏极电流的步骤，且第一叠代计数（i) 再次增加一。否则，将第二叠代计数（j)与第=叠代计数化）做比较。如果j〉k，则感应到 的半导体单元的阔值电压属于绿色峰值（G)，如图38和图42中所示。否则，感应到的半导 体单元的阔值电压属于图38和图42中所示的蓝色峰值度）。
[0143] 根据前述步骤，如果通过第一读取电压（1)的第一感应和通过第二读取电压（2) 的第二感应分别回传"R"和"G"，则将此半导体单元标记为"R"。如果通过第一读取电压 (1)的第一感应和通过第二读取电压似的第二感应分别回传"G"和"G"，则将此半导体单 元标记为"G"。如果通过第一读取电压（1)的第一感应和通过第二读取电压（2)的第二感 应分别回传"G"和"B"，则将此半导体单元标记为"B"。类似地，可W推断出： 阳144] 如果R-G，则回传R。 阳145] 如果G-G，则回传G。 阳146] 如果G-B，则回传B。
[0147] 此后，选定另一个半导体单元晶体管，且接着对在选择待感应的单元的第一个步 骤之后的上述步骤进行重复，直到全部的半导体单元晶体管（比特）都根据上述步骤进行 叠代感应为止，如图43和图44中所示。
[0148] <第屯实施例：罐片式FET半导体单元〉
[0149] 在上述实施例中，使用罐片式FET型半导体单元W使通道长度与德布洛伊长度 值BL)相当，尽管本发明的其他实施并不限于此。
[0150] <第八实施例：纳米线半导体单元〉 阳151] 接着，将在下文中对本发明的示范性实施例的半导体装置系统中的纳米线FET型 半导体单元的使用进行描述，如图45和图46中所说明。在XY平面中的截面图与图9和图 10中的相同，其中通道宽度W与德布洛伊长度值BL)相当。
[0152]图45为本发明的第八实施例的在本发明中有用的纳米线FET型半导体单元的结 构W及相同的漏极电流的示意图，图45说明当没有离子存在于源极S与漏极D的之间的通 道中的情况。通道长度大于DBL而通道宽度W和通道娃层的厚度Z与孤L相当。 阳153] 当负离子存在于通道中的源极边缘上时，如图46中所示（图46为一个示范性实 施例的当在源极-通道接口存在负离子时的纳米线FET型半导体单元的传导状态示意图）， 因为没有绕道所W电子流被离子反射，运与图10的说明类似。
[0154] 因为离子由于细纳米线的缘故而不能较深地存在于垂直方向，所W离子在通道的 源端的影响更加频繁。
[0K5] 类似地，将多个纳米线聚集在一起是有可能的，每一个纳米线包含源极S、漏极D， W及源极与漏极之间的通道，如图48中所说明（图48为一个示范性实施例的用于构成纳 米线FET型半导体单元阵列的纳米线阵列的鸟廠视图）。应注意的是，通道宽度W和娃通道 层厚度Z与德布洛伊长度值BL)相当，而通道长度化）比德布洛伊长度值BL)长得多。 阳156] 类似地，栅极可附加在运些纳米线上，如图49中所说明（图49为一个示范性实施 例的纳米线FET型半导体单元阵列的鸟廠视图）。单元半导体单元晶体管在图47中说明 (图47为一个示范性实施例的纳米线FET型半导体单元的鸟廠视图）。为了配置图11中 所示的布线网络，所有栅极应当为共用的。在栅极与通道之间可存在栅极绝缘层。此被用 作图50和图51的结构中的元件。图50为一个示范性实施例的纳米线FET型半导体单元 的所有栅极连接至薄片型共用字线WL的示意图，在图50中，薄片状共用字线WL连接至所 有的栅极上。图51为一个示范性实施例的纳米线FET型半导体单元的栅极由薄片型共用 字线WL取代的示意图，在图51中，所有的栅极被薄片状的共用字线WL取代。 阳157] <第九实施例栅极纳米线半导体单元〉
[0158] S栅极纳米线半导体单元的单元半导体单元晶体管在图52中说明，图52为本发 明的第九实施例的=栅极纳米线单元半导体单元的鸟廠视图。覆盖纳米线的栅极绝缘层被 栅极覆盖。图53为图52的S栅极纳米线半导体单元的阵列示意图。为了制作可能如图11 中所说明的布线网络，所有栅极应当为共用的。运在图54和图55所说明的结构中实现。图 54为一个示范性实施例的S栅极纳米线半导体单元的所有栅极连接至薄片型共用字线WL 的示意图，在图54中，薄片状共用字线（WL)与所有的栅极相连接。图55为一个示范性实 施例的S栅极纳米线半导体单元的栅极由薄片型共用字线WL取代的示意图，在图55中，所 有的栅极被薄片状共用字线WL取代。此外，图56为一个示范性实施例的环绕式栅极纳米 线半导体单元的鸟廠视图，图57为图56的环绕式栅极纳米线半导体单元的阵列示意图，如 图57中所示，可能用另一个薄片状导体覆盖半导体单元的其他平面。最好的是，此处所提 及的薄片状导体为多晶娃的薄膜。单元半导体单元晶体管在图56中说明。围绕纳米线的 栅极绝缘层由栅极围绕。
[0159] 应当注意的是，类似于运些的半导体单元的制造工艺适用于具有纳米线通道W及 四周皆线（wire-aU-around)的共用字线的S维（3D)集成。因此，装置级忍片识别也能够 W-种与3DLSI相容的方式提出。
[0160] <第十实施例：柱型半导体单元〉 阳161] 图58为一个示范性实施例的柱型半导体单元的鸟廠视图，如图58中所说明，上述 纳米线半导体单元可被柱型半导体单元取代。柱子被栅极绝缘层围绕，所述栅极绝缘层还 被栅极围绕。图59为一个示范性实施例的如图58中所示的柱型半导体单元的阵列示意图。 应注意的是，存在形成每一个半导体单元（柱子）的四周皆栅极结构的共用字线WL。图60 为一个示范性实施例的不包括栅极的柱型半导体单元阵列的结构示意图。柱子的直径应当 与