一种8psk解调区域型译码方法

文档序号:9633765阅读:695来源:国知局
一种8psk解调区域型译码方法
【技术领域】
[0001]本发明涉及数字信号通信,尤其涉及一种8PSK解调区域型译码方法。
【背景技术】
[0002]8PSK (8相位键控)是一种相位调制算法,其中“PSK”表示使用移相键控方式,通过调相生成8种离散的状态,即每个符号可以编码成3个比特,可分别记做bit0、bitl、bit2。bitO、bitl、bit2是在FPGA上有效数字信号一段三个字符,如“010”的相对位置,其中‘1’就是其中的Bitl位,第一个‘0’是bitO位,第二个‘0’是bit2位。以上是通过找出接收到信号的I路Q路数据转换成平面坐标系中的点到各已知点的最短距离来确定原发送端输出的点,从而还原出输入的有效数字信号,如“000”,从而实现译码过程。8PSK解调通常包括串并变换,差分编码,加载波,正交解调,低通滤波,差分译码,并串变换等模块,以上可在FPGA上实现(固件)。
[0003]在FPGA上实现8PSK调制解调的编码译码过程:
U8PSK调制
复数的实数部分作I路信号输出,虚数部分作Q路信号输出;通常将数字信号如“000”编码成二进制的8比特“01011010”(对应十进制的90)的I路输出和“01011010” (90)的Q路输出101”编码成二进制的8比特“01011010” (90)的I路输出和“ 10100110” (-90)的Q路输出;以下同理,列出对应关系:
000对应I路输出值(十进制数,下同)90,Q路输出值90,在复数平面上为点(90,90 i ); 101对应I路输出值90,Q路输出值-90,在复数平面上为点(90,-90i);
011对应I路输出值-90,Q路输出值-90,在复数平面上为点(-90,- 90i);
110对应I路输出值-90,Q路输出值90,在复数平面上为点(-90,90i);
001对应I路输出值127,Q路输出值0,在复数平面上为点(127,0);
010对应I路输出值-127,Q路输出值0,在复数平面上为点(-127,0);
100对应I路输出值0,Q路输出值127,在复数平面上为点(0,127i);
111对应I路输出值0,Q路输出值-127,在复数平面上为点(0,-127i)。
[0004]2、8PSK 解调
以下N0为已知噪声功率,近似取1,可根据实际情况作调整;
设点P (I,Q)为实际同时接收到的I路数据值和Q路数据值对应复数平面上的点;P*为各点(I,Q)到各映射点最短间距点(欧氏距离/噪声功率)。点P*坐标:pi (90,90),p2 (127,0)、 p3 (_127,0)、 p4 (-90, -90)、 p5 (0,127)、 p6 (90, -90)、 p7 (_90,90)、p8(0,-127)。具体方程式为:
pi = ( (1-90)'2 + (Q-90)'2 )/N0 ;
P2 = ( (1-127)'2 + Q'2 )/N0 ;
P3 = ( (1+127)'2 + Q'2 )/N0 ;
P4 = ( (1+90)'2 + (Q+90)'2 )/N0 ;P5 = ( Γ2 + (Q-127) '2 )/NO ;
P6 = ( (1-90)'2 + (Q+90)'2 )/N0 ;
P7 = ( (1+90)'2 + (Q-90)'2 )/N0 ;
P8 = ( Γ2 + (Q+127) '2 )/N0 ;
以上需做10次乘法,如(1-90)乘以(1-90)用一次乘法器,
(Q-90)乘以(Q-90)用一次乘法器,同理共有十种不同结果。
[0005]BIT 2 min(p5 p6 p7 p8) - min(pi p2 p3 p4);
BIT 1 min(p3 p4 p7 p8) - min(pi p2 p5 p6);
BIT 0 min(p6 p2 p8 p4) - min(pi p3 p5 p7);
注:min (p5 p6 p7 p8)代表点P分别到点P5、P6、P7、P8的距离中最短的距离,然后根据得到的差值判断该对应bit位的值是‘0’或‘1’ ;
以上需做17次比较,如P5,P6做一次比较,P7,P8做一次比较,再将两次结果的较小值比较得到最小值,即点P分别到点P5、P6、P7、P8的距离中最短的距离,同理最少需做十七次比较。
[0006]以上方法在解调过程中计算点到点之间的距离和比较距离的大小,需要使用较多的比较器和乘法器,占用较多的硬件资源,但误码率较低。

【发明内容】

[0007]本发明的目的是提供一种8PSK解调区域型译码方法。采用该方法,仅需要更少的资源和时延便可以完成译码过程。
[0008]本发明采取的技术方案是:一种8PSK解调区域型译码方法,其特征在于,在FPGA上完成8PSK解调的编码译码过程,若满足条件:2倍Q路的输出值大于5倍的I路的输出值,而且5倍的Q路输出值X小于负的两倍的I路的输出值时,或者满足条件:2倍Q路的输出值小于5倍的I路的输出值,而且5倍的Q路输出值大于负的两倍的I路的输出值时,bit2位的值编码为“0”,即方程式为:
BIT 2 2*Q > 5*1 && 5*Q < -2*1 || 2*Q < 5*1 && 5*Q > -2*1 => ‘0’ ;
若不满足条件:2倍Q路的输出值大于5倍的I路的输出值,而且5倍的Q路输出值小于负的两倍的I路的输出值时,或者不满足条件:2倍Q路的输出值小于5倍的I路的输出值,而且5倍的Q路输出值大于负的两倍的I路的输出值时,bit2位的值编码为“1”,即方程式为:
BIT 2 2*Q > 5*1 && 5*Q < -2*1 || 2*Q < 5*1 && 5*Q > -2*1 => ‘1’ ;
若满足条件:2倍Q路的输出值大于负5倍的I路的输出值时bitl位的值编码为“0”,即方程式为:
BIT 1 2*Q > -5*1 => ‘0’ ;
若不满足条件:2倍Q路的输出值大于负5倍的I路的输出值时bitl位的值编码为“1”;即方程式为:
BIT 1 2*Q > -5*1 => ‘1’ ;
若满足条件:5倍Q路的输出值大于2倍的I路的输出值时bitl位的值编码为“0”,即方程式为:BIT 0 5*Q > 2*1 => ‘0’ ;
若不满足条件:5倍Q路的输出值大于2倍的I路的输出值时bitl位的值编码为“1”,即方程式为:
BIT 0 5*Q > 2*1 => ‘1’。
[0009]本发明所产生的有益效果是:不需要大量的计算,仅占用了极少的硬件资源,减少了成本。明显减少了乘法器和加法器、比较器的使用,极大减少了运算所占用的资源,得到结果所需时间延迟也相应减少。降低了对FPGA的要求,提高了系统反应速度。
【附图说明】
[0010]图1是bit2位取值区域划分星座图;
图2是bitl位取值区域划分星座图;
图3是bitO位取值区域划分星座图。
【具体实施方式】
[0011]以下结合附图对本发明作进一步说明:
8PSK解调(8PSK调制与现有技术相同)
方程式:BIT 2 2*Q > 5*1 && 5*Q < -2*1 | | 2*Q < 5*1 && 5*Q > -2*1 => ‘0’,即当满足条件:2倍Q路的输出值大于5倍的I路的输出值,而且5倍的Q路输出值小于负的两倍的I路的输出值时,或者满足条件:2倍Q路的输出值小于5倍的I路的输出值,而且5倍的Q路输出值大于负的两倍的I路的输出值时,bit2位的值编码为“0”,不满足时编码为“1”,如图1所示:当I路、Q路输出在复平面上映射的点P (I,Q)落在阴影部分区域时,此比特(bit)位取0。
[0012]方程式:BIT 1 2*Q > -5*1 => ‘0’,即当满足条件:2倍Q路的输出值大于负5倍的I路的输出值时bitl位的值编码为“0”,不满足时编码为“1”,如图2所示,当I路、Q路输出在复平面上映射的点P (I,Q)落在阴影部分区域时,此比特(bit)位取0。
[0013]方程式:BIT 0 5*Q > 2*1 => ‘0’,即当满足条件:5倍Q路的输出值大于2倍的I路的输出值时bitO位的值编码为“0”,不满足时编码为“1”,如图3所示,当I路、Q路输出在复平面上映射的点P (I,Q)落在阴影部分区域时,此比特(bit)位取0。
[0014]通过星座图可以更清晰得看出区域性的划分效果:比较常数倍数的I路和Q路数值间的大小来确定接收到的点所处在的区间来确定该点对应的符号值。
[0015]如图1所示,当接收到的I路、Q路数据对应的坐标的点位于阴影区域时,即满足bit2的条件时,则发送端bit2位的数据可解码为‘0’,否则解码为‘1’。
[0016]如图2所示,当接收到的I路、Q路数据对应的坐标的点位于阴影区域时,即当满足bitl的条件时,则发送端bitl位的数据可解码为‘0’,否则解码为‘1’。
[0017]如图3所示,当接收到的I路、Q路数据对应的坐标的点位于阴影区域时,即当满足bitO的条件时,则发送端bitO位的数据可解码为‘0’,否则解码为‘1’。
[0018]由于I路、Q路比较时仅与±5或±2相乘,即仅做了四次乘法,而且比较了六次,常数作因子比两个8bit的数相乘更节省资源。
【主权项】
1.一种8PSK解调区域型译码方法,其特征在于,在FPGA上完成8PSK解调的编码译码过程,若满足条件:2倍Q路的输出值大于5倍的I路的输出值,而且5倍的Q路输出值小于负的两倍的I路的输出值时,或者满足条件'2倍Q路的输出值小于5倍的I路的输出值,而且5倍的Q路输出值大于负的两倍的I路的输出值时,bit2位的值编码为“0”,即方程式为:BIT 2 2*Q > 5*1 && 5*Q < -2*1 || 2*Q < 5*1 && 5*Q > _2*I=> ‘0’ ; 若不满足条件:2倍Q路的输出值大于5倍的I路的输出值,而且5倍的Q路输出值小于负的两倍的I路的输出值时,或者不满足条件:2倍Q路的输出值小于5倍的I路的输出值,而且5倍的Q路输出值大于负的两倍的I路的输出值时,bit2位的值编码为“1”,即方程式为:BIT 2 2*Q > 5*1 && 5*Q < -2*1 || 2*Q < 5*1 && 5*Q > _2*I=> ‘1’ ; 若满足条件:2倍Q路的输出值大于负5倍的I路的输出值时bitl位的值编码为“0”,即方程式为:BIT 1 2*Q > -5*I=> ‘0’ ; 若不满足条件:2倍Q路的输出值大于负5倍的I路的输出值时bitl位的值编码为“1”;即方程式为:BIT 1 2*Q > -5*I=> ‘1’ ; 若满足条件:5倍Q路的输出值大于2倍的I路的输出值时bitl位的值编码为“0”,即方程式为:BIT 0 5*Q > 2*I=> ‘0’ ; 若不满足条件:5倍Q路的输出值大于2倍的I路的输出值时bitl位的值编码为“1”,即方程式为:BIT 0 5*Q > 2*I=> ‘1’。
【专利摘要】本发明公开了一种8PSK解调区域型译码方法。若满足条件:?BIT?2?2*Q?&gt;?5*I?&amp;&amp;?5*Q?&lt;?-2*I?||?2*Q?&lt;?5*I?&amp;&amp;?5*Q?&gt;?-2*I?=&gt;?‘0’;bit2位的值编码为“0”,否则编码为“1”;若满足条件:BIT?1?2*Q?&gt;?-5*I?=&gt;?‘0’;?bit1位的值编码为“0”,否则编码为“1”;若满足条件:BIT?0?5*Q?&gt;?2*I?=&gt;?‘0’;bit1位的值编码为“0”,否则编码为“1”。本方法不需要大量的计算,仅占用极少的硬件资源,减少了成本。明显减少了乘法器和加法器、比较器的使用,降低了对FPGA的要求,提高了系统反应速度。
【IPC分类】H04L27/22
【公开号】CN105391667
【申请号】CN201510918439
【发明人】李羚梅, 蒋航, 张鹏泉, 曹晓冬, 苏晓旭, 崔俊鹏, 云天嵩, 杨光, 刘政鹏
【申请人】天津光电通信技术有限公司
【公开日】2016年3月9日
【申请日】2015年12月14日
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